聚芯SoC高性能访存技术研究
| 摘要 | 第1-7页 |
| 目录 | 第7-10页 |
| 图目录 | 第10-13页 |
| 表目录 | 第13-14页 |
| 第一章 引言 | 第14-20页 |
| ·提高SoC访存性能的必要性 | 第14-15页 |
| ·SoC互联架构 | 第15-16页 |
| ·存储控制结构对SoC系统性能的影响 | 第16-17页 |
| ·SoC中访存延时的构成 | 第17-18页 |
| ·SoC的主存系统带宽 | 第18页 |
| ·本文的组织 | 第18-20页 |
| 第二章 主存控制器优化技术 | 第20-34页 |
| ·DRAM内存架构 | 第20-25页 |
| ·DRAM的结构 | 第20-23页 |
| ·主要DRAM结构介绍 | 第23-25页 |
| ·其它存储介质介绍 | 第25-26页 |
| ·SRAM结构 | 第25-26页 |
| ·Flash结构 | 第26页 |
| ·FRAM原理(铁电) | 第26页 |
| ·国内外相关工作 | 第26-32页 |
| ·带宽提高技术 | 第26-30页 |
| ·访存时延降低技术 | 第30-32页 |
| ·小结 | 第32-34页 |
| 第三章 聚芯SoC的体系架构和主存性能的评价环境 | 第34-42页 |
| ·聚芯SoC的系统架构 | 第34-35页 |
| ·L*Bus总线规范 | 第35-36页 |
| ·评价标准 | 第36页 |
| ·测试程序基准 | 第36-40页 |
| ·嵌入式系统的测试基准 | 第36-38页 |
| ·MiBench简介 | 第38-40页 |
| ·测试环境 | 第40页 |
| ·小结 | 第40-42页 |
| 第四章 L*Bus内存控制器设计 | 第42-66页 |
| ·总体设计框架 | 第42-43页 |
| ·DDR SDRAM芯片控制器设计 | 第43-47页 |
| ·DDR SDRAM原理 | 第43-45页 |
| ·DDR SDRAM控制电路设计 | 第45-47页 |
| ·并行共享缓存控制模块设计 | 第47-49页 |
| ·共享缓存区可配置设计 | 第49-50页 |
| ·L*Bus读/写数据控制模块 | 第50-52页 |
| ·L*Bus读数据控制模块 | 第50-51页 |
| ·L*Bus写数据控制模块 | 第51-52页 |
| ·DDR SDRAM读/写数据控制模块 | 第52-53页 |
| ·L*Bus接口模块设计 | 第53页 |
| ·访存操作动态调度原理 | 第53-57页 |
| ·现代DRAM结构介绍 | 第54-56页 |
| ·访存调度原理 | 第56-57页 |
| ·本控制器中访存调度的实现 | 第57-64页 |
| ·bank管理器设计 | 第57-60页 |
| ·DDR SDRAM芯片控制器的FSM的修改 | 第60-61页 |
| ·调度器的设计 | 第61-64页 |
| ·小结 | 第64-66页 |
| 第五章 性能分析 | 第66-82页 |
| ·MiBench的移植 | 第66-67页 |
| ·虚拟内存设备的选择与配置 | 第67页 |
| ·性能测试 | 第67-73页 |
| ·参数敏感性测试 | 第73-80页 |
| ·对访存设备增加的敏感性 | 第73-75页 |
| ·对读/写阈值的敏感性 | 第75-77页 |
| ·对缓存容量的敏感性 | 第77-78页 |
| ·对写操作队列深度的敏感性 | 第78-80页 |
| ·小结 | 第80-82页 |
| 第六章 结束语 | 第82-84页 |
| ·总结 | 第82-83页 |
| ·下一步研究方向 | 第83-84页 |
| 参考文献 | 第84-87页 |
| 致谢 | 第87-88页 |
| 作者简历 | 第88页 |
