摘要 | 第4-6页 |
ABSTRACT | 第6-7页 |
第一章 绪论 | 第14-19页 |
1.1 研究背景及意义 | 第14-15页 |
1.2 国内外研究现状 | 第15-18页 |
1.2.1 脑电采集系统的国内外研究现状 | 第15-17页 |
1.2.2 数据压缩算法的国内外研究现状 | 第17-18页 |
1.3 论文主要研究内容 | 第18-19页 |
第二章 系统整体方案设计及数据压缩算法研究 | 第19-25页 |
2.1 脑电信号的特性 | 第19-20页 |
2.2 脑电信号的采集方法 | 第20-21页 |
2.3 脑电采集系统的整体方案设计 | 第21-23页 |
2.3.1 脑电采集系统的功能需求分析 | 第21-22页 |
2.3.2 脑电采集系统的整体方案设计 | 第22-23页 |
2.4 脑电信号数据压缩算法研究 | 第23-24页 |
2.4.1 脑电信号数据压缩的必要性 | 第23页 |
2.4.2 脑电信号数据压缩算法分析 | 第23-24页 |
2.4.3 脑电信号数据压缩算法的整体方案设计 | 第24页 |
2.5 小结 | 第24-25页 |
第三章 系统硬件设计及高速数据采集传输技术研究 | 第25-36页 |
3.1 放大板电路设计 | 第25-28页 |
3.1.1 前置放大电路设计 | 第25-26页 |
3.1.2 有源低通滤波及二级放大电路设计 | 第26-27页 |
3.1.3 多通道同步采集电路设计 | 第27-28页 |
3.1.4 AD转换电路设计 | 第28页 |
3.2 FPGA及其外围电路设计 | 第28-29页 |
3.2.1 FPGA选型 | 第28-29页 |
3.2.2 FPGA外围电路设计 | 第29页 |
3.3 ARM及其外围电路设计 | 第29-31页 |
3.3.1 ARM选型 | 第29-30页 |
3.3.2 LCD显示电路设计 | 第30页 |
3.3.3 以太网电路设计 | 第30-31页 |
3.4 系统供电设计 | 第31-33页 |
3.5 系统硬件实物图 | 第33页 |
3.6 基于FPGA+ARM的高速多通道脑电采集与传输系统设计 | 第33-35页 |
3.7 小结 | 第35-36页 |
第四章 系统软件设计 | 第36-44页 |
4.1 FPGA模块程序设计 | 第36-39页 |
4.1.1 FPGA采集控制模块设计 | 第37-38页 |
4.1.2 FPGA数据缓冲模块设计 | 第38页 |
4.1.3 SPI通信模块设计 | 第38-39页 |
4.2 LCD显示模块程序设计 | 第39-40页 |
4.3 以太网数据发送模块程序设计 | 第40-43页 |
4.3.1 uIP协议栈简介 | 第40-42页 |
4.3.2 基于UDP的数据发送模块程序设计 | 第42-43页 |
4.4 小结 | 第43-44页 |
第五章 脑电信号数据压缩算法研究 | 第44-54页 |
5.1 EZW算法的提出 | 第44-45页 |
5.2 EZW算法的原理 | 第45-48页 |
5.3 EZW算法在脑电信号数据压缩中的应用 | 第48-49页 |
5.3.1 一维信号数据的零树小波结构 | 第48页 |
5.3.2 基于EZW算法的脑电信号数据压缩步骤 | 第48-49页 |
5.4 EZW改进算法在脑电信号数据压缩中的应用 | 第49-53页 |
5.4.1 EZW改进算法的提出 | 第49页 |
5.4.2 提升小波变换原理 | 第49-51页 |
5.4.3 算术编码原理 | 第51-52页 |
5.4.4 基于EZW改进算法的脑电信号数据压缩步骤 | 第52-53页 |
5.5 小结 | 第53-54页 |
第六章 测试结果与分析 | 第54-62页 |
6.1 脑电采集系统测试结果与分析 | 第54-57页 |
6.1.1 数据的采集与传输测试结果 | 第54-55页 |
6.1.2 系统软硬件联合测试结果 | 第55-57页 |
6.1.3 测试结果分析 | 第57页 |
6.2 数据压缩算法测试结果与分析 | 第57-61页 |
6.2.1 数据压缩技术的评价标准 | 第57页 |
6.2.2 EZW算法的测试结果与分析 | 第57-60页 |
6.2.3 EZW改进算法的测试结果与分析 | 第60-61页 |
6.3 小结 | 第61-62页 |
结论与展望 | 第62-64页 |
参考文献 | 第64-68页 |
致谢 | 第68页 |