| 致谢 | 第5-6页 |
| 摘要 | 第6-9页 |
| Abstract | 第9-12页 |
| 第一章 绪论 | 第20-35页 |
| 1.1 触发器设计的研究背景 | 第20-29页 |
| 1.1.1 集成电路发展概况 | 第20-22页 |
| 1.1.2 信息安全及旁路分析发展概况 | 第22-29页 |
| 1.2 触发器功耗控制技术的研究意义 | 第29-32页 |
| 1.2.1 触发器低功耗控制技术的研究意义 | 第29-30页 |
| 1.2.2 触发器功耗平衡的研究意义 | 第30-31页 |
| 1.2.3 触发器功耗扰乱技术的研究意义 | 第31-32页 |
| 1.3 研究内容与结构安排 | 第32-35页 |
| 1.3.1 研究内容与创新点 | 第32-34页 |
| 1.3.2 论文的结构组织 | 第34-35页 |
| 第二章 低功耗触发器设计 | 第35-85页 |
| 2.1 CMOS电路功耗特性 | 第35-40页 |
| 2.1.1 动态功耗 | 第36-39页 |
| 2.1.2 静态功耗 | 第39-40页 |
| 2.2 触发器设计及其性能指标 | 第40-46页 |
| 2.2.1 模拟仿真与分析方法 | 第41-42页 |
| 2.2.2 测试平台 | 第42-43页 |
| 2.2.3 性能指标 | 第43-46页 |
| 2.3 触发器低功耗控制技术 | 第46-48页 |
| 2.4 低功耗脉冲触发器设计概述 | 第48-54页 |
| 2.5 基于时钟边沿选择触发控制技术的低功耗脉冲触发器设计 | 第54-61页 |
| 2.6 基于嵌入式钟控技术的低功耗脉冲触发器设计 | 第61-82页 |
| 2.6.1 基于嵌入式钟控技术和上拉技术的隐性脉冲触发器设计 | 第61-70页 |
| 2.6.2 基于嵌入式钟控技术的双边沿隐性脉冲触发器设计 | 第70-77页 |
| 2.6.3 基于嵌入式钟控技术的三值脉冲式D触发器设计 | 第77-82页 |
| 2.7 小结 | 第82-85页 |
| 第三章 功耗平衡触发器设计 | 第85-109页 |
| 3.1 旁路分析的概念及其分类 | 第85-93页 |
| 3.1.1 旁路攻击技术 | 第86-90页 |
| 3.1.2 旁路防御技术 | 第90-93页 |
| 3.2 单元电路级功耗平衡控制技术及其触发器设计 | 第93-102页 |
| 3.2.1 灵敏放大器逻辑(SABL)及其触发器设计 | 第94-96页 |
| 3.2.2 波动差分逻辑(WDDL)及其触发器设计 | 第96-100页 |
| 3.2.3 动态电流模逻辑(DyCML) | 第100-102页 |
| 3.3 基于动态电流模式逻辑的功耗平衡触发器设计 | 第102-107页 |
| 3.3.1 基于DyCML的触发器设计 | 第102-104页 |
| 3.3.2 仿真结果 | 第104-107页 |
| 3.4 小结 | 第107-109页 |
| 第四章 扰动功耗触发器设计 | 第109-132页 |
| 4.1 扰动功耗逻辑基本原理 | 第109-113页 |
| 4.1.1 扰动功耗逻辑实现概述 | 第110-111页 |
| 4.1.2 级联电压模块(CVL) | 第111-112页 |
| 4.1.3 FPL抗功耗分析 | 第112-113页 |
| 4.2 基于扰动功耗逻辑的触发器设计及其验证 | 第113-119页 |
| 4.3 基于不同逻辑的PRESENT/AES-SBox实现及结果分析 | 第119-130页 |
| 4.3.1 评估方法 | 第122页 |
| 4.3.2 基于SC、WDDL和FPL逻辑的PRESENT/AES-SBox的攻击结果分析 | 第122-129页 |
| 4.3.3 基于FPL逻辑实现的分析与优化 | 第129-130页 |
| 4.4 小结 | 第130-132页 |
| 第五章 总结与展望 | 第132-135页 |
| 5.1 本文总结 | 第132-134页 |
| 5.2 未来展望 | 第134-135页 |
| 参考文献 | 第135-145页 |
| 作者简历与主要科研成果 | 第145-146页 |
