JTIDS基带数据处理模块的FPGA设计
| 摘要 | 第1-5页 |
| Abstract | 第5-9页 |
| 1 绪论 | 第9-13页 |
| ·战术数据链概述 | 第9-10页 |
| ·研究背景 | 第10-11页 |
| ·研究内容 | 第11-12页 |
| ·章节安排 | 第12-13页 |
| 2 相关技术介绍 | 第13-16页 |
| ·RS纠错编码技术 | 第13页 |
| ·交织技术 | 第13-14页 |
| ·CCSK软扩频技术 | 第14页 |
| ·加密技术 | 第14-15页 |
| ·FPGA技术 | 第15-16页 |
| 3 分模块设计及仿真 | 第16-48页 |
| ·开发工具介绍 | 第16-18页 |
| ·Verilog HDL语言 | 第16-17页 |
| ·Quartus Ⅱ软件 | 第17-18页 |
| ·RS编码模块设计 | 第18-27页 |
| ·理论 | 第18-26页 |
| ·仿真 | 第26-27页 |
| ·RS译码模块设计 | 第27-41页 |
| ·理论 | 第27-40页 |
| ·仿真 | 第40-41页 |
| ·交织解交织模块设计 | 第41-43页 |
| ·理论 | 第41-42页 |
| ·仿真 | 第42-43页 |
| ·CCSK编译码模块设计 | 第43-44页 |
| ·理论 | 第43页 |
| ·仿真 | 第43-44页 |
| ·加解密模块设计 | 第44-48页 |
| ·理论 | 第44-46页 |
| ·仿真 | 第46-48页 |
| 4 系统综合设计及仿真 | 第48-55页 |
| ·传输符号产生模块设计 | 第48-52页 |
| ·消息字还原模块设计 | 第52-55页 |
| 5 硬件设计 | 第55-63页 |
| ·设计软件介绍 | 第55-56页 |
| ·系统硬件设计 | 第56-60页 |
| ·UART接口模块设计 | 第56-59页 |
| ·系统硬件整体设计 | 第59-60页 |
| ·系统调试与实现 | 第60-63页 |
| ·静态测试 | 第61页 |
| ·上电测试 | 第61页 |
| ·JTAG/AS下载接口测试 | 第61页 |
| ·通讯接口测试 | 第61页 |
| ·调试过程中出现的问题及解决方案 | 第61-62页 |
| ·系统实现 | 第62-63页 |
| 6 工作总结 | 第63-65页 |
| 参考文献 | 第65-67页 |
| 致谢 | 第67-68页 |
| 个人简历及硕士期间发表论文 | 第68-69页 |
| 附录 电路板实物图及原理图 | 第69-70页 |
