| 摘要 | 第1-10页 |
| ABSTRACT | 第10-12页 |
| 致谢 | 第12-19页 |
| 第1章 绪论 | 第19-33页 |
| ·研究背景及动机 | 第19-29页 |
| ·集成电路的发展及趋势 | 第19-22页 |
| ·纳米工艺下的自测试问题及挑战 | 第22-27页 |
| ·纳米工艺下的电路老化问题及挑战 | 第27-29页 |
| ·本文研究工作的内容 | 第29-31页 |
| ·论文的组织结构 | 第31-33页 |
| 第2章 VLSI 老化及内建自测试相关研究 | 第33-59页 |
| ·内建自测试及其相关研究 | 第33-49页 |
| ·测试概述 | 第33-35页 |
| ·故障模型 | 第35-37页 |
| ·扫描设计 | 第37-39页 |
| ·内建自测试 | 第39-49页 |
| ·BIST 的组成部分 | 第39-41页 |
| ·无扫描链的 BIST 和带扫描链的 BIST | 第41-44页 |
| ·寄存器重配置的 BIST 结构 | 第44-47页 |
| ·BIST 方法按测试模式的分类 | 第47-49页 |
| ·VLSI 老化研究 | 第49-57页 |
| ·老化机理及反应模型 | 第49-52页 |
| ·老化预测 | 第52-54页 |
| ·老化容忍方法 | 第54-57页 |
| ·内建自测试与电路老化的结合 | 第57页 |
| ·小结 | 第57-59页 |
| 第3章 基于前序状态的并行折叠计算 BIST 研究 | 第59-72页 |
| ·研究动机 | 第59-60页 |
| ·折叠计算理论 | 第60-61页 |
| ·基于前序状态折叠计数器的相关研究 | 第61-62页 |
| ·基于前序状态的并行折叠计算理论 | 第62-65页 |
| ·折叠序列的调整 | 第63-64页 |
| ·翻转控制序列 | 第64-65页 |
| ·基于前序状态的并行折叠计算 BIST 电路设计及综合过程 | 第65-68页 |
| ·基于前序状态的并行折叠计算 BIST 电路设计 | 第65-68页 |
| ·完整的综合过程 | 第68页 |
| ·实验结果及分析 | 第68-71页 |
| ·小结 | 第71-72页 |
| 第4章 基于初始状态的选择序列的并行折叠计算 BIST 研究 | 第72-83页 |
| ·基于初始状态折叠计数器的相关研究 | 第72-73页 |
| ·基于初始状态的并行折叠计算理论 | 第73-77页 |
| ·基于初始状态的并行折叠计算定义 | 第73-76页 |
| ·选择序列的并行折叠计算 | 第76-77页 |
| ·基于初始状态的选择序列并行折叠 BIST 电路设计及综合过程 | 第77-80页 |
| ·基于初始状态的选择序列并行折叠计数器设计 | 第77-79页 |
| ·完整的综合过程 | 第79-80页 |
| ·实验结果及分析 | 第80-82页 |
| ·小结 | 第82-83页 |
| 第5章 考虑路径相关性的电路老化预测研究 | 第83-95页 |
| ·研究动机 | 第83-84页 |
| ·静态时序分析概述 | 第84-85页 |
| ·NBTI 老化模型 | 第85-87页 |
| ·考虑路径相关性的电路老化预测方法 | 第87-92页 |
| ·基于 NBTI 的静态时序分析框架 | 第87-89页 |
| ·潜在关键路径集合的确定 | 第89页 |
| ·关键门的确定 | 第89-92页 |
| ·实验结果及分析 | 第92-94页 |
| ·小结 | 第94-95页 |
| 第6章 应用 BIST 的电路抗老化方法研究 | 第95-106页 |
| ·研究动机 | 第95-96页 |
| ·NBTI 老化模型 | 第96-97页 |
| ·应用 BIST 的输入向量约束的门替换方法缓解电路老化 | 第97-102页 |
| ·整体流程框架 | 第97页 |
| ·输入向量约束下的门替换 | 第97-101页 |
| ·硬件实现 | 第101-102页 |
| ·实验结果及分析 | 第102-105页 |
| ·小结 | 第105-106页 |
| 第7章 结束语 | 第106-109页 |
| ·本文工作总结 | 第106-107页 |
| ·研究工作展望 | 第107-109页 |
| 参考文献 | 第109-119页 |
| 攻读博士学位期间发表的学术论文及科研情况 | 第119-121页 |
| 攻读博士学位期间参加的科研项目 | 第121页 |
| 攻读博士学位期间参与申请专利及获奖情况 | 第121-122页 |
