基于0.35μm SiGe工艺的低功耗复数乘法器ASIC芯片设计

摘要	第1-6页
ABSTRACT	第6-11页
第一章 绪论	第11-15页
·课题研究的背景及意义	第11-12页
·低功耗设计研究的现状	第12-13页
·论文的工作和结构安排	第13-15页
第二章 VLSI 低功耗设计综述	第15-28页
·VLSI 设计方法的发展和影响	第15-16页
·VLSI 的功耗组成和功耗度量	第16-19页
·动态功耗	第17页
·短路电流功耗	第17-18页
·漏电流功耗	第18页
·功耗度量	第18-19页
·VLSI 的低功耗设计方法	第19-25页
·系统和算法级低功耗设计方法	第19-21页
·寄存器传输级低功耗设计方法	第21-23页
·门级低功耗设计方法	第23-24页
·物理级低功耗设计方法	第24-25页
·论文的低功耗设计流程及分析工具	第25-27页
·本章小结	第27-28页
第三章 复数乘法器的结构研究与设计	第28-36页
·复数乘法器的低功耗结构研究	第28-31页
·复数乘法器的功能特点	第28-29页
·复数乘法器的低功耗结构	第29-30页
·复数乘法器的设计	第30-31页
·复数乘法器的 VLSI 设计流程与验证	第31-33页
·VLSI 半定制设计流程	第31页
·VLSI 全定制设计流程	第31-32页
·VLSI 仿真验证	第32-33页
·高速低功耗乘法器的设计	第33-35页
·本章小结	第35-36页
第四章 乘法器全定制设计与前仿真	第36-51页
·CMOS 模型分析与设计概述	第36-37页
·CMOS 基本门级单元的高速低功耗设计	第37-41页
·CMOS 反相器分析与设计	第37-40页
·CMOS 传输门分析与设计	第40-41页
·乘法器单元的高性能低功耗原理图设计	第41-46页
·改进 Booth 编码单元	第41-43页
·部分积符号扩展	第43-44页
·Wallce 树型压缩单元	第44-46页
·快速加法器	第46页
·乘法器功耗优化	第46-49页
·改进 Booth 编码单元的功耗优化	第46-47页
·Wallace 树型压缩单元的功耗优化	第47-48页
·快速加法器的功耗优化	第48-49页
·乘法器前仿真	第49-50页
·本章小结	第50-51页
第五章 乘法器的版图设计与后仿真	第51-68页
·集成电路版图设计	第51-53页
·CMOS 集成电路的制造概述	第51页
·CMOS 版图的设计规则	第51-52页
·CMOS 版图的设计	第52-53页
·乘法器的版图设计	第53-63页
·MOS 管的版图设计和参数计算	第53-57页
·基本单元的版图设计	第57-60页
·乘法器版图的布局布线	第60-63页
·乘法器版图 DRC、LVS 检查	第63页
·乘法器的后仿真	第63-65页
·EDA 工具的混合仿真	第63-64页
·功能分析	第64-65页
·性能分析	第65页
·乘法器版图的功耗分析与优化	第65-67页
·高性能低功耗乘法器 IP 核	第67页
·本章小结	第67-68页
第六章 低功耗复数乘法器芯片设计与验证	第68-80页
·RTL 程序编写与测试向量生成	第68-71页
·RTL 级程序设计	第68-70页
·测试向量生成	第70-71页
·复数乘法器 RTL 级的逻辑综合	第71-72页
·静态时序分析	第72-73页
·复数乘法器版图设计	第73-76页
·乘法器 IP 核的运用	第74页
·Astro 版图设计	第74-75页
·DRC 与 LVS 检查	第75-76页
·复数乘法器的验证	第76-77页
·仿真	第76页
·FPGA 验证	第76-77页
·可测性设计 DFT 考虑	第77-78页
·复数乘法器性能分析和芯片实现	第78-79页
·本章小结	第79-80页
第七章 总结	第80-82页
致谢	第82-83页
参考文献	第83-85页
附录	第85-86页
在学期间的研究成果	第86页