| 第一章 绪论 | 第1-15页 |
| 1．1 有关脑电的基本知识 | 第9页 |
| 1．2 脑电的基本分类 | 第9-11页 |
| 1．2．1 自发脑电 | 第9-10页 |
| 1．2．2 诱发脑电 | 第10-11页 |
| 1．3 国际脑电图学会标准电极安装法 | 第11-12页 |
| 1．4 脑电图的导联法 | 第12-15页 |
| 1．4．1 单极导联法 | 第13页 |
| 1．4．2 双极导联法 | 第13-15页 |
| 第二章 脑电放大器设计 | 第15-27页 |
| 2．1 测量系统的安全性考虑 | 第15页 |
| 2．2 放大电路设计上的考虑 | 第15-16页 |
| 2．3 前置级放大器设计的基本要求 | 第16-20页 |
| 2．4 脑电放大器的设计 | 第20-24页 |
| 2．4．1 前置级和第二级放大器的设计 | 第20-22页 |
| 2．4．2 隔离级设计 | 第22-24页 |
| 2．4．3 第三级放大器的设计 | 第24页 |
| 2．5 脑电采集中的抗干扰考虑 | 第24-27页 |
| 第三章 脑电信号的预处理电路设计 | 第27-34页 |
| 3．1 预处理电路中的滤波器选择 | 第27页 |
| 3．2 EEG低通滤波器 | 第27-30页 |
| 3．2．1 一阶低通滤波器 | 第27-29页 |
| 3．2．2 EEG低通滤波器 | 第29-30页 |
| 3．3 EEG高通滤波器 | 第30-31页 |
| 3．4 EEG 50Hz工频滤波器 | 第31-34页 |
| 第四章 脑电采集的控制器部分 | 第34-58页 |
| 4．1 TMS320VC5402 DSP概述 | 第34-36页 |
| 4．2 5402 DSP存储空间分配与本采集系统的空间安排 | 第36-39页 |
| 4．3 程序存储器的外扩 | 第39-42页 |
| 4．3．1 关于CY7C1021 | 第39-40页 |
| 4．3．2 DSP与CY7C1021的硬件连接 | 第40-42页 |
| 4．4 数据存储器的外扩 | 第42-44页 |
| 4．4．1 SST39VF400A FLASH内存 | 第42-44页 |
| 4．4．2 5402 DSP与SST39VF400A的硬件连接 | 第44页 |
| 4．5 5402 DSP的HPI与PC的并行通信 | 第44-50页 |
| 4．5．1 5402 DSP的主机接口(HPI) | 第44-47页 |
| 4．5．2 PC机的EPP并口 | 第47-48页 |
| 4．5．3 PC机的EPP并口与5402 DSP的HPI硬件连接 | 第48-50页 |
| 4．6 5402 DSP的McBSP和A/D转换器TLV2544 | 第50-55页 |
| 4．6．1 5402 DSP的McBSP | 第51-53页 |
| 4．6．2 AD转换器TLV2544 | 第53-54页 |
| 4．6．3 5402 DSP与TLV2544的硬件连接 | 第54-55页 |
| 4．7 5402 DSP电源及复位电路 | 第55-58页 |
| 4．7．1 5402 DSP电源供电电路 | 第55-56页 |
| 4．7．2 5402 DSP复位电路 | 第56-58页 |
| 第五章 软件设计 | 第58-75页 |
| 5．1 系统初始化 | 第58-59页 |
| 5．1．1 CPU内部寄存器的初始化 | 第58页 |
| 5．1．2 McBSP0的初始化 | 第58-59页 |
| 5．2 系统在线自举加载程序的设计 | 第59-64页 |
| 5．2．1 Boot Loader模式的选择 | 第60-63页 |
| 5．2．2 程序代码的烧写 | 第63-64页 |
| 5．3 DSP端通信程序的设计 | 第64-65页 |
| 5．4 采样率的设置 | 第65-66页 |
| 5．5 DSP脑电处理算法 | 第66-73页 |
| 5．5．1 FIR滤波器设计 | 第66-70页 |
| 5．5．2 自适应滤波 | 第70-73页 |
| 5．6 PC机端程序的设计 | 第73-75页 |
| 第六章 结束语 | 第75-76页 |
| 参考文献 | 第76-79页 |
| 致谢 | 第79-80页 |
| 攻读学位期间发表的论文 | 第80页 |
| 附录 | 第80页 |
