高速低功耗嵌入式SRAM的设计与优化
| 摘要 | 第1-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第11-15页 |
| ·课题研究背景 | 第11-12页 |
| ·相关研究 | 第12-13页 |
| ·研究内容 | 第13-14页 |
| ·论文的组织结构 | 第14-15页 |
| 第二章 SRAM 概述 | 第15-21页 |
| ·SRAM 总体结构 | 第15-16页 |
| ·SRAM 单元工作原理 | 第16-19页 |
| ·高速低功耗SRAM 技术 | 第19-20页 |
| ·低功耗SRAM 设计 | 第19-20页 |
| ·高速SRAM 设计 | 第20页 |
| ·小结 | 第20-21页 |
| 第三章 SRAM 存储体电路设计 | 第21-36页 |
| ·存储体结构及工作时序 | 第21-23页 |
| ·存储体基本结构 | 第22-23页 |
| ·存储体工作时序 | 第23页 |
| ·数据通路设计 | 第23-30页 |
| ·预充电路 | 第24-25页 |
| ·灵敏放大器 | 第25-28页 |
| ·读写控制电路 | 第28-30页 |
| ·译码通路设计 | 第30-32页 |
| ·多级静态译码 | 第30-31页 |
| ·字线脉冲结构 | 第31-32页 |
| ·控制通路设计 | 第32-35页 |
| ·复制电路 | 第32-34页 |
| ·自定时电路 | 第34-35页 |
| ·小结 | 第35-36页 |
| 第四章 SRAM 存储体优化及版图布局 | 第36-48页 |
| ·调节位线放电 | 第36-42页 |
| ·延时匹配机制 | 第36-38页 |
| ·敏感放大范围 | 第38-39页 |
| ·调节位线放电 | 第39-42页 |
| ·存储体版图布局 | 第42-47页 |
| ·整体布局与规划 | 第42-44页 |
| ·存储阵列布局 | 第44-46页 |
| ·字线译码阵列布局 | 第46页 |
| ·电源和时钟网络布局 | 第46-47页 |
| ·小结 | 第47-48页 |
| 第五章 存储体模拟及时序建模 | 第48-58页 |
| ·存储体模拟 | 第48-53页 |
| ·模拟流程 | 第48-49页 |
| ·SRAM 电路快速模拟 | 第49-51页 |
| ·版图模拟 | 第51-53页 |
| ·存储体时序模型建立 | 第53-57页 |
| ·IP 核相关模型 | 第53-55页 |
| ·时序模型建立 | 第55-57页 |
| ·小结 | 第57-58页 |
| 第六章 扫描链测试电路设计 | 第58-64页 |
| ·扫描测试思想 | 第58-59页 |
| ·扫描测试电路 | 第59-62页 |
| ·输入扫描链 | 第59-60页 |
| ·输出扫描链 | 第60-61页 |
| ·扫描控制部件 | 第61-62页 |
| ·测试过程与结果 | 第62-63页 |
| ·小结 | 第63-64页 |
| 第七章 结束语 | 第64-66页 |
| ·工作总结 | 第64页 |
| ·工作展望 | 第64-66页 |
| 致谢 | 第66-67页 |
| 参考文献 | 第67-69页 |
| 攻读硕士期间发表的学术论文 | 第69页 |
