某数字处理平台的FPGA配置接口设计与实现
| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第15-18页 |
| 1.1 研究背景及意义 | 第15-16页 |
| 1.2 研究内容和要贡献 | 第16页 |
| 1.3 论文结构与章节安排 | 第16-18页 |
| 第二章 FPGA设计原理与流程 | 第18-23页 |
| 2.1 编程逻辑器件 | 第18页 |
| 2.2 FPGA组结构 | 第18-20页 |
| 2.3 FPGA特点 | 第20-21页 |
| 2.4 FPGA系统设计流程 | 第21页 |
| 2.5 FPGA述方式 | 第21-22页 |
| 2.6 小结 | 第22-23页 |
| 第章数处理平的FPGA配置接口需求与分析 | 第23-26页 |
| 3.1 功能场景 | 第23-24页 |
| 3.1.1 数据网口传输 | 第23页 |
| 3.1.2 平台以太网动态调试 | 第23页 |
| 3.1.3 全资源配置 | 第23-24页 |
| 3.2 约束条件 | 第24-25页 |
| 3.2.1 平台硬件介绍 | 第24页 |
| 3.2.2 平台硬件芯片约束 | 第24-25页 |
| 3.3 设计目标 | 第25页 |
| 3.4 小结 | 第25-26页 |
| 第四章 数处理平的FPGA配置接口方案设计 | 第26-50页 |
| 4.1 FPGA配置接口总体方案设计 | 第26-27页 |
| 4.2 以太网接口设计 | 第27-30页 |
| 4.3 以太网J-TAG设计 | 第30-32页 |
| 4.3.1 数处理识别 | 第31页 |
| 4.3.2 J-TAG数据接口 | 第31-32页 |
| 4.4 时钟网配置设计 | 第32-41页 |
| 4.4.1 时钟源选择设计 | 第33页 |
| 4.4.2 OCXO频点配置设计 | 第33-35页 |
| 4.4.3 恢复时钟配置设计 | 第35-38页 |
| 4.4.4 通用时钟PLL配置设计 | 第38-41页 |
| 4.5 FPGA间通信传输设计 | 第41-43页 |
| 4.6 初始化配置设计 | 第43-49页 |
| 4.6.1 储芯接口设计 | 第43-45页 |
| 4.6.2 初始流程配置设计 | 第45-46页 |
| 4.6.3 储存数据地址划分及格式设计 | 第46-49页 |
| 4.7 小结 | 第49-50页 |
| 第五章 数处理平的FPGA配置接口实 | 第50-70页 |
| 5.1 以太网接口 | 第50-53页 |
| 5.1.1 UDP模块实 | 第50-52页 |
| 5.1.2 配置通道模块实 | 第52-53页 |
| 5.2 以太网J-TAG接口 | 第53-55页 |
| 5.2.1 TMS和TDI数据配置 | 第53-54页 |
| 5.2.2 TDO数据传 | 第54-55页 |
| 5.3 时钟网配置接口 | 第55-61页 |
| 5.3.1 时钟源选择接口实 | 第55页 |
| 5.3.2 OCXO频点配置接口实 | 第55-57页 |
| 5.3.3 恢复时钟配置接口实 | 第57-59页 |
| 5.3.4 通用时钟PLL配置接口实 | 第59-61页 |
| 5.4 FPGA间通信传输接口 | 第61-62页 |
| 5.5 初始化配置接口 | 第62-69页 |
| 5.5.1 储芯接口实 | 第62-65页 |
| 5.5.2 初始配置信息接口实 | 第65-69页 |
| 5.6 小结 | 第69-70页 |
| 第六章 功能测试与结果 | 第70-82页 |
| 6.1 以太网接口回环测试 | 第70-71页 |
| 6.1.1 测试工具 | 第70-71页 |
| 6.1.2 测试结果 | 第71页 |
| 6.2 以太网J-TAG功能测试 | 第71-72页 |
| 6.3 时钟网配置测试 | 第72-78页 |
| 6.3.1 时钟数据配置测试 | 第73-75页 |
| 6.3.2 时钟网频点测试 | 第75-78页 |
| 6.4 初始化测试 | 第78-81页 |
| 6.4.1 储存芯片接口功能测试 | 第79-80页 |
| 6.4.2 初始数据配置测试 | 第80-81页 |
| 6.5 小结 | 第81-82页 |
| 第七章 总结及展望 | 第82-84页 |
| 7.1 工作总结 | 第82页 |
| 7.2 下一步工作的建议 | 第82-84页 |
| 致谢 | 第84-85页 |
| 参考文献 | 第85-86页 |
