| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 第一章 绪论 | 第7-11页 |
| 1.1 课题研究背景及意义 | 第7-8页 |
| 1.2 数字信号处理技术发展状况 | 第8-9页 |
| 1.3 本文的内容安排 | 第9-11页 |
| 第二章 系统总体设计方案 | 第11-23页 |
| 2.1 系统总体功能和需求分析 | 第11-12页 |
| 2.2 系统的基本技术要求和总体结构设计 | 第12-14页 |
| 2.2.1 基本技术要求 | 第12页 |
| 2.2.2 总体结构设计 | 第12-14页 |
| 2.3 处理平台关键芯片的选型 | 第14-20页 |
| 2.3.1 DSP 处理器的选型 | 第14-15页 |
| 2.3.2 不同 DSP 处理器比较 | 第15-16页 |
| 2.3.3 FPGA 的选型 | 第16-17页 |
| 2.3.4 DDR3 的选型 | 第17-18页 |
| 2.3.5 ADC 的选型 | 第18-19页 |
| 2.3.6 1553B 总线芯片的选型 | 第19-20页 |
| 2.3.7 电源芯片的选型 | 第20页 |
| 2.4 板内高速接口互连设计 | 第20-21页 |
| 2.5 系统总体性能分析 | 第21页 |
| 2.6 本章小结 | 第21-23页 |
| 第三章 处理平台主要模块的硬件设计方案 | 第23-41页 |
| 3.1 系统电源设计 | 第23-30页 |
| 3.1.1 系统功耗分析 | 第23-24页 |
| 3.1.2 系统上电顺序分析 | 第24-26页 |
| 3.1.3 电源设计方案 | 第26-30页 |
| 3.2 系统时钟网络设计 | 第30-32页 |
| 3.2.1 时钟需求分析 | 第30-31页 |
| 3.2.2 时钟网络设计方案 | 第31-32页 |
| 3.3 DDR3 存储器接口设计 | 第32-34页 |
| 3.3.1 DSP 的 DDR3 存储器接口设计 | 第32-33页 |
| 3.3.2 FPGA 的 DDR3 存储器接口设计 | 第33-34页 |
| 3.4 ADC 模块电路设计 | 第34-37页 |
| 3.4.1 ADC 采样时钟设计 | 第35-36页 |
| 3.4.2 模拟输入信号调理电路设计 | 第36-37页 |
| 3.5 1553B 总线传输模块设计 | 第37-39页 |
| 3.6 本章小结 | 第39-41页 |
| 第四章 处理平台 FPGA 接口控制程序的设计与验证 | 第41-61页 |
| 4.1 RapidIO 高速通信的设计与实现 | 第41-51页 |
| 4.1.1 RapidIO 协议简介 | 第41-44页 |
| 4.1.2 基于 FPGA 实现 RapidIO 通信 | 第44-47页 |
| 4.1.3 FPGA 与 DSP 的 SRIO 互连接口测试 | 第47-51页 |
| 4.2 DDR3 控制器的设计与实现 | 第51-56页 |
| 4.2.1 DDR3 控制器的构成 | 第51-52页 |
| 4.2.2 DDR3 控制器的用户接口设计 | 第52-54页 |
| 4.2.3 DDR3 控制器测试结果 | 第54-56页 |
| 4.3 高速 ADC 并行采样性能测试 | 第56-60页 |
| 4.3.1 ADC 有效位数的测试方法 | 第56-58页 |
| 4.3.2 ADC 采样性能测试 | 第58-60页 |
| 4.4 本章小结 | 第60-61页 |
| 第五章 处理平台 InSAR 实时处理流程验证 | 第61-65页 |
| 5.1 InSAR 实时处理流程 | 第61-62页 |
| 5.2 验证结果 | 第62-63页 |
| 5.3 本章小结 | 第63-65页 |
| 第六章 总结与展望 | 第65-67页 |
| 6.1 内容总结 | 第65页 |
| 6.2 工作展望 | 第65-67页 |
| 致谢 | 第67-69页 |
| 参考文献 | 第69-71页 |
| 硕士期间科研成果 | 第71-72页 |
