基于多核DSP的信道编码译码实现技术研究
| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 研究背景和意义 | 第16-18页 |
| 1.1.1 信道编码技术概述 | 第16-18页 |
| 1.1.2 卷积码和Turbo码的研究与应用现状 | 第18页 |
| 1.2 课题研究的意义 | 第18页 |
| 1.3 本文的研究内容与结构安排 | 第18-20页 |
| 第二章 系统概述与实现需求 | 第20-30页 |
| 2.1 系统概述 | 第20-21页 |
| 2.2 系统硬件实现平台 | 第21-28页 |
| 2.2.1 TMS320C667x简介 | 第22-24页 |
| 2.2.2 SYS/BIOS与多核开发架构 | 第24-26页 |
| 2.2.3 TCP3D协处理器 | 第26-27页 |
| 2.2.4 SRIO接口 | 第27-28页 |
| 2.3 硬件实现的系统需求 | 第28-29页 |
| 2.4 本章小结 | 第29-30页 |
| 第三章 卷积码编译码多核DSP实现 | 第30-51页 |
| 3.1 卷积编码器表示 | 第30-33页 |
| 3.1.1 连接图 | 第30-31页 |
| 3.1.2 状态图 | 第31-32页 |
| 3.1.3 树图 | 第32-33页 |
| 3.1.4 网格图 | 第33页 |
| 3.2 Viterbi译码算法及原理 | 第33-37页 |
| 3.2.1 最大似然译码的基本概念 | 第34-35页 |
| 3.2.2 Viterbi译码算法 | 第35-36页 |
| 3.2.3 软判决译码的相关知识 | 第36-37页 |
| 3.3 码参数选择 | 第37-40页 |
| 3.3.1 约束长度的选择 | 第37-38页 |
| 3.3.2 码率的选择 | 第38-39页 |
| 3.3.3 判决方式的选择 | 第39-40页 |
| 3.4 分块并行Viterbi译码算法 | 第40-44页 |
| 3.5 多核DSP实现 | 第44-48页 |
| 3.5.1 分支度量计算的简化 | 第44-46页 |
| 3.5.2 DSP代码的优化 | 第46页 |
| 3.5.3 发送端DSP设计与实现 | 第46-47页 |
| 3.5.4 接收端DSP设计与实现 | 第47-48页 |
| 3.6 系统全链路下卷积码的性能仿真 | 第48-50页 |
| 3.7 本章小结 | 第50-51页 |
| 第四章 TURBO码编译码多核DSP实现 | 第51-83页 |
| 4.1 Turbo码的编码结构 | 第51-52页 |
| 4.2 Turbo码的译码结构 | 第52-53页 |
| 4.3 Turbo译码算法 | 第53-59页 |
| 4.3.1 MAP算法 | 第54-56页 |
| 4.3.2 Log-MAP算法 | 第56-58页 |
| 4.3.3 MAX-Log-MAP算法 | 第58-59页 |
| 4.4 码参数选择 | 第59-67页 |
| 4.4.1 译码算法的选择 | 第59-60页 |
| 4.4.2 分量码的选择 | 第60-61页 |
| 4.4.3 交织器的选择 | 第61-63页 |
| 4.4.4 迭代次数的选择 | 第63-64页 |
| 4.4.5 编码长度的选择 | 第64-66页 |
| 4.4.6 码率的选择 | 第66-67页 |
| 4.5 Turbo码分块并行译码算法 | 第67-72页 |
| 4.6 多核DSP实现 | 第72-81页 |
| 4.6.1 发送端DSP设计与实现 | 第72-75页 |
| 4.6.2 接收端DSP设计与实现 | 第75-81页 |
| 4.7 系统全链路下Turbo码的性能仿真 | 第81-82页 |
| 4.8 本章小结 | 第82-83页 |
| 第五章 DSP平台与全链路测试结果 | 第83-89页 |
| 5.1 DSP自环测试结果 | 第83-85页 |
| 5.1.1 卷积码DSP自环测试结果 | 第83-84页 |
| 5.1.2 Turbo码DSP自环测试结果 | 第84-85页 |
| 5.2 系统全链路测试结果 | 第85-88页 |
| 5.3 本章小结 | 第88-89页 |
| 第六章 总结与展望 | 第89-91页 |
| 6.1 全文总结 | 第89-90页 |
| 6.2 后续工作展望 | 第90-91页 |
| 致谢 | 第91-92页 |
| 参考文献 | 第92-95页 |
| 附录 | 第95-96页 |
| 攻读硕士学位期间取得的成果 | 第96-97页 |
