| 目录 | 第2-4页 |
| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 引言 | 第7-10页 |
| 1.1 FPGA概述 | 第7页 |
| 1.2 FPGA I/O接口概述 | 第7-8页 |
| 1.3 工作内容 | 第8-9页 |
| 1.4 论文组织 | 第9-10页 |
| 第2章 技术背景 | 第10-30页 |
| 2.1 FPGA体系结构及其发展现状 | 第10-13页 |
| 2.1.1 FPGA概述 | 第10页 |
| 2.1.2 FPGA的体系结构 | 第10-11页 |
| 2.1.3 发展现状 | 第11-13页 |
| 2.2 FPGA I/O常见结构 | 第13-16页 |
| 2.2.1 FPGA I/O概述 | 第13-14页 |
| 2.2.2 FPGA I/O硬件架构 | 第14-16页 |
| 2.3 FPGA I/O的种类 | 第16-25页 |
| 2.3.1 用户I/O | 第16-19页 |
| 2.3.2 参考电压I/O VREF | 第19-21页 |
| 2.3.3 片上阻抗匹配参考I/O VR | 第21-25页 |
| 2.3.4 时钟输入I/O | 第25页 |
| 2.4 FPGA的高速数据收发模块 | 第25-29页 |
| 2.4.1 Altera FPGA中的收发模块 | 第26-27页 |
| 2.4.2 Xilinx FPGA中的收发模块 | 第27-29页 |
| 2.5 本章小结 | 第29-30页 |
| 第3章 可编程串行/解串器的架构与功能设计 | 第30-54页 |
| 3.1 可编程串行器OSERDES的设计 | 第30-42页 |
| 3.1.1 可编程串行器的接口 | 第30-31页 |
| 3.1.2 可编程串行器的功能属性 | 第31-33页 |
| 3.1.3 可编程串行器的内部结构 | 第33-34页 |
| 3.1.4 单/双倍数据速率(SDR/DDR)数据的移位控制和发送 | 第34-38页 |
| 3.1.5 可编程串行器的级联 | 第38-39页 |
| 3.1.6 可编程并行加载控制信号发生器 | 第39-42页 |
| 3.2 可编程解串器ISERDES的设计 | 第42-53页 |
| 3.2.1 可编程解串器的接口 | 第42-44页 |
| 3.2.2 可编程解串器的功能属性 | 第44-46页 |
| 3.2.3 可编程解串器的内部结构 | 第46-47页 |
| 3.2.4 单/双倍数据速率(SDR/DDR)数据的接收和移位控制 | 第47-50页 |
| 3.2.5 可编程解串器的级联 | 第50-53页 |
| 3.3 本章小结 | 第53-54页 |
| 第4章 可编程串行/解串器中单元电路的设计与实现 | 第54-80页 |
| 4.1 可编程延迟电路IDELAY的设计 | 第54-59页 |
| 4.1.1 概述 | 第54-55页 |
| 4.1.2 可编程延迟电路的接口和功能属性 | 第55-56页 |
| 4.1.3 可编程延迟电路的内部结构和工作模式 | 第56-57页 |
| 4.1.4 完整的可编程解串器输入路径 | 第57-59页 |
| 4.2 字节对准电路BITSLIP的设计与实现 | 第59-70页 |
| 4.2.1 概述 | 第59-60页 |
| 4.2.2 Bitslip移位控制电路接口和功能属性 | 第60-61页 |
| 4.2.3 Bitslip移位控制电路的内部结构 | 第61-63页 |
| 4.2.4 SDR模式下的Bitslip移位操作 | 第63-65页 |
| 4.2.5 DDR模式下的Bitslip移位操作 | 第65-70页 |
| 4.3 多功能可配置寄存器 | 第70-76页 |
| 4.3.1 D触发器 | 第70-75页 |
| 4.3.2 触发器外围逻辑 | 第75-76页 |
| 4.4 专用复位同步控制电路 | 第76-79页 |
| 4.5 本章小结 | 第79-80页 |
| 第5章 可编程串行/解串器电路的仿真与分析 | 第80-99页 |
| 5.1 仿真概述 | 第80页 |
| 5.2 功能仿真结果 | 第80-93页 |
| 5.2.1 BITSLIP的仿真 | 第80-82页 |
| 5.2.2 可编程并行加载控制信号发生器PLG的仿真 | 第82-83页 |
| 5.2.3 单个串行器OSERDES的仿真 | 第83-84页 |
| 5.2.4 带三态串行模块的串行器OSERDES的仿真 | 第84-86页 |
| 5.2.5 串行器OSERDES的级联仿真 | 第86-87页 |
| 5.2.6 单个解串器ISERDES的仿真 | 第87-88页 |
| 5.2.7 解串器ISERDES的级联仿真 | 第88-89页 |
| 5.2.8 串行/解串器SERDES的整体仿真 | 第89-91页 |
| 5.2.9 功能仿真总结 | 第91-93页 |
| 5.3 性能仿真结果 | 第93-97页 |
| 5.3.1 延时参数仿真 | 第93-94页 |
| 5.3.2 PrimeTime静态时序分析 | 第94-96页 |
| 5.3.3 性能仿真总结 | 第96-97页 |
| 5.4 版图实现 | 第97-98页 |
| 5.5 本章小结 | 第98-99页 |
| 第6章 总结和展望 | 第99-102页 |
| 6.1 全文总结 | 第99-100页 |
| 6.2 创新点总结 | 第100页 |
| 6.3 今后工作展望 | 第100-102页 |
| 参考文献 | 第102-107页 |
| 致谢 | 第107-108页 |
| 附录 | 第108-109页 |
