高性能DSP内核物理设计的时序优化
| 摘要 | 第9-10页 |
| ABSTRACT | 第10页 |
| 第一章 绪论 | 第11-16页 |
| 1.1 高性能DSP时序优化的挑战 | 第11-12页 |
| 1.2 时序优化的相关研究 | 第12-13页 |
| 1.3 课题研究的内容与创新 | 第13-14页 |
| 1.4 文章的组织架构 | 第14-16页 |
| 第二章 寄存器文件手工半定制的时序优化 | 第16-32页 |
| 2.1 手工半定制的概念 | 第16-18页 |
| 2.1.1 手工半定制的基本原理 | 第17页 |
| 2.1.2 手工半定制的基本流程 | 第17-18页 |
| 2.2 寄存器文件的电路结构 | 第18-21页 |
| 2.2.1 寄存器文件的外部数据通路 | 第18-19页 |
| 2.2.2 定向通路的结构 | 第19-21页 |
| 2.3 寄存器文件的手工布局 | 第21-24页 |
| 2.3.1 旁路阵列的手工布局 | 第21-23页 |
| 2.3.2 旁路译码的手工布局 | 第23-24页 |
| 2.4 译码和阵列的电路时序优化 | 第24-28页 |
| 2.4.1 组合逻辑的电路时序优化 | 第24-26页 |
| 2.4.2 中继器的规划 | 第26-28页 |
| 2.5 快速脉冲触发器阵列的应用 | 第28-31页 |
| 2.5.1 快速脉冲DFF和普通DFF时序比较 | 第29页 |
| 2.5.2 快速脉冲触发器阵列设计 | 第29-30页 |
| 2.5.3 时序优化结果 | 第30-31页 |
| 2.6 本章小结 | 第31-32页 |
| 第三章 时钟树综合的时序优化 | 第32-50页 |
| 3.1 时钟树综合前的时序优化 | 第33-40页 |
| 3.1.1 FloorPlan的规划 | 第33-36页 |
| 3.1.2 布局的时序优化 | 第36-40页 |
| 3.2 时钟树综合 | 第40-48页 |
| 3.2.1 时钟网格的结构 | 第40-41页 |
| 3.2.2 划分区域进行时钟树综合 | 第41-45页 |
| 3.2.3 划分区域后局部优化 | 第45-47页 |
| 3.2.4 时钟Buffer和门控的预先摆放 | 第47-48页 |
| 3.3 时钟树综合后的时序优化 | 第48-49页 |
| 3.3.1 布线前的相关设置 | 第48-49页 |
| 3.3.2 设置前后的时序 | 第49页 |
| 3.4 本章小结 | 第49-50页 |
| 第四章 内核ECO的时序优化 | 第50-67页 |
| 4.1 时钟ECO的时序优化 | 第50-57页 |
| 4.1.1 有效时钟偏差的原理 | 第50-52页 |
| 4.1.2 时钟ECO的优化方法 | 第52-55页 |
| 4.1.3 时钟ECO前后的时序比较 | 第55-57页 |
| 4.2 手工ECO的时序优化 | 第57-59页 |
| 4.2.1 门控单元的调整 | 第57-58页 |
| 4.2.2 冗余中继器的删除 | 第58-59页 |
| 4.3 替换低阈值的时序优化 | 第59-66页 |
| 4.3.1 EDA工具中低阈值的替换 | 第59-60页 |
| 4.3.2 控制低阈值替换的数量 | 第60-63页 |
| 4.3.3 布线后ECO时序优化 | 第63-64页 |
| 4.3.4 展平后的时序优化 | 第64-66页 |
| 4.4 本章小结 | 第66-67页 |
| 第五章 总结与展望 | 第67-69页 |
| 5.1 全文总结 | 第67-68页 |
| 5.2 研究展望 | 第68-69页 |
| 致谢 | 第69-70页 |
| 参考文献 | 第70-74页 |
| 作者在学期间取得的学术成果 | 第74页 |
