| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 研究背景及意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-11页 |
| 1.3 论文的工作和创新 | 第11页 |
| 1.4 论文结构 | 第11-13页 |
| 第二章 相关研究 | 第13-24页 |
| 2.1 DMA、PCIE简介 | 第13-14页 |
| 2.2 通用网络接口报文IO技术 | 第14-17页 |
| 2.3 软件路由器报文IO技术 | 第17-19页 |
| 2.4 网络处理器报文IO技术 | 第19-23页 |
| 2.4.1 IBM PowerNP NP4GS3网络处理器 | 第19-20页 |
| 2.4.2 XLR网络处理器 | 第20-22页 |
| 2.4.3 EZchip NP-4 网络处理器 | 第22-23页 |
| 2.5 本章小结 | 第23-24页 |
| 第三章 新型分组IO接收端流亲和技术 | 第24-32页 |
| 3.1 流亲和技术设计原理 | 第24页 |
| 3.2 流亲和技术体系架构 | 第24-30页 |
| 3.2.1 流亲和报文缓冲区描述符管理机制 | 第24-28页 |
| 3.2.2 流亲和接收机制 | 第28-30页 |
| 3.3 流亲和技术实现系统 | 第30-31页 |
| 3.4 小结 | 第31-32页 |
| 第四章 新型分组IO发送端链式发送技术 | 第32-40页 |
| 4.1 链式发送设计原理 | 第32页 |
| 4.2 链式发送体系结构 | 第32-38页 |
| 4.2.1 PCIE接收机制 | 第34-35页 |
| 4.2.2 PCIE发送机制 | 第35-36页 |
| 4.2.3 DMA转发机制 | 第36-37页 |
| 4.2.4 DMA描述符管理机制 | 第37-38页 |
| 4.3 分组IO链式发送算法描述 | 第38-39页 |
| 4.4 小结 | 第39-40页 |
| 第五章 分组IO加速技术实现与性能分析 | 第40-57页 |
| 5.1 开发平台简介 | 第40页 |
| 5.2 分组IO加速系统实现 | 第40-55页 |
| 5.2.1 DMA接收模块（DMA_RX） | 第41-44页 |
| 5.2.2 PCIE接收模块（PCIE_RX） | 第44-48页 |
| 5.2.3 PICE发送模块（PCIE_TX） | 第48-52页 |
| 5.2.4 DMA描述符管理模块（DMA_TX_DES） | 第52-53页 |
| 5.2.5 DMA转发模块（DMA_TX_PKT） | 第53-55页 |
| 5.3 实验结果与分析 | 第55-56页 |
| 5.4 小结 | 第56-57页 |
| 第六章 总结与展望 | 第57-58页 |
| 6.1 总结 | 第57页 |
| 6.2 展望 | 第57-58页 |
| 参考文献 | 第58-61页 |
| 附录A 报文传输格式 | 第61-62页 |
| 攻读学位期间发表的论文及参加的项目 | 第62-63页 |
| 致谢 | 第63页 |
