| 摘要 | 第1-9页 |
| ABSTRACT | 第9-11页 |
| 第一章 绪论 | 第11-14页 |
| ·选题背景 | 第11-12页 |
| ·本论文完成的工作 | 第12-13页 |
| ·论文内容安排 | 第13-14页 |
| 第二章 FPGA原型验证技术及设计流程 | 第14-23页 |
| ·基于FPGA的系统原型验证技术 | 第14-17页 |
| ·原型验证技术的定义 | 第14页 |
| ·基于FPGA原型验证 | 第14-15页 |
| ·基于FPGA原型验证的流程 | 第15-17页 |
| ·FPGA可编程逻辑设计及DE2开发板资源介绍 | 第17-23页 |
| ·FPGA的设计流程 | 第18-19页 |
| ·Altera Cyclone Ⅱ FPGA的架构与资源 | 第19-21页 |
| ·SOC到Altera FPGA的移植 | 第21-23页 |
| 第三章 SOC芯片的系统架构设计 | 第23-35页 |
| ·SOC芯片系统架构 | 第23-24页 |
| ·OR1200微处理器 | 第24-26页 |
| ·OR1200构架 | 第24-26页 |
| ·OR1200的I/O接口说明 | 第26页 |
| ·Wishbone总线规范设计 | 第26-30页 |
| ·Wishbone总线的基本特点 | 第26-27页 |
| ·Wishbone总线的接口信号定义 | 第27-28页 |
| ·Wishbone支持的互联类型 | 第28-30页 |
| ·SOC芯片的片上资源 | 第30-34页 |
| ·PWM脉宽调制IP模块 | 第30-32页 |
| ·GPIO模块 | 第32-33页 |
| ·UART模块 | 第33-34页 |
| ·SOC芯片的地址分配 | 第34-35页 |
| 第四章 IP模块的设计与验证 | 第35-48页 |
| ·Wishbone总线IP的设计与验证 | 第35-41页 |
| ·Wishbone总线的组成模块 | 第36-38页 |
| ·Wishbone总线的编码思想 | 第38-41页 |
| ·Wishbone总线的编码仿真验证 | 第41页 |
| ·UART IP模块的设计与验证 | 第41-48页 |
| ·UART IP模块的架构 | 第42-43页 |
| ·UART电路 | 第43-45页 |
| ·UART电路编码仿真验证 | 第45-48页 |
| 第五章 基于FPGA系统原型设计与实现 | 第48-70页 |
| ·SOC系统芯片的FPGA移植 | 第48-53页 |
| ·OR1200微处理器配置 | 第48-49页 |
| ·修改时钟单元 | 第49-51页 |
| ·修改存储单元 | 第51-53页 |
| ·OR1200处理器的FPGA设计优化 | 第53-63页 |
| ·系统芯片LogicLock设计 | 第53-60页 |
| ·插入调试模块 | 第60-62页 |
| ·接口分配 | 第62-63页 |
| ·软件设计与验证 | 第63-70页 |
| ·软件环境的建立 | 第63-64页 |
| ·设计文件 | 第64-67页 |
| ·软件调试 | 第67-68页 |
| ·Modelsim仿真 | 第68页 |
| ·片上系统的FPGA验证与调试 | 第68-70页 |
| 结束语 | 第70-72页 |
| 参考文献 | 第72-76页 |
| 致谢 | 第76-77页 |
| 学位论文评阅及答辩情况表 | 第77页 |