| 摘要 | 第1-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第11-18页 |
| §1.1 课题研究背景 | 第11页 |
| §1.2 处理器前端基本结构 | 第11-15页 |
| ·分离的前后端设计 | 第11-12页 |
| ·取基本块前端体系结构 | 第12-13页 |
| ·取指令流前端体系结构 | 第13页 |
| ·Trace Cache | 第13-14页 |
| ·传统前端体系结构的优势与不足 | 第14-15页 |
| §1.3 课题的研究目标、内容和意义 | 第15-16页 |
| ·课题的研究目标和内容 | 第15-16页 |
| ·课题的意义 | 第16页 |
| ·本文的结构 | 第16页 |
| §1.4 本文的研究成果 | 第16-18页 |
| 第二章 基于EPIC机制的处理器前端体系结构设计 | 第18-28页 |
| §2.1 EPIC机制 | 第18-19页 |
| §2.2 IA—64指令系统 | 第19页 |
| §2.3 前端总体结构设计 | 第19-21页 |
| §2.4 多级分支预测结构设计 | 第21-26页 |
| ·概述 | 第21-22页 |
| ·多分支两级自适应分支预测 | 第22-24页 |
| ·静态分支预测 | 第24-25页 |
| ·完美循环退出预测 | 第25-26页 |
| §2.5 取指部件数据通路设计 | 第26-27页 |
| §2.6 小结 | 第27-28页 |
| 第三章 软硬件协同指令预取机制设计 | 第28-37页 |
| §3.1 基本的指令预取技术 | 第28-31页 |
| ·硬件顺序预取 | 第28-29页 |
| ·基于分支预测的预取 | 第29页 |
| ·基于历史表的预取 | 第29-30页 |
| ·错误路径预取 | 第30页 |
| ·性能评测 | 第30-31页 |
| §3.2 基于EPIC的软硬件协同指令预取机制的设计 | 第31-36页 |
| ·软硬件协同指令预取的基本原理 | 第31-32页 |
| ·基本实现机制 | 第32页 |
| ·基于EPIC的指令预取机制 | 第32-33页 |
| ·指令集的支持 | 第33-36页 |
| ·硬件机制的支持 | 第36页 |
| §3.3 小结 | 第36-37页 |
| 第四章 取指部件的设计与实现 | 第37-60页 |
| §4.1 取指流水线 | 第37-41页 |
| ·流水线功能概述 | 第37-38页 |
| ·旁路机制 | 第38-39页 |
| ·旁路控制逻辑 | 第39-41页 |
| §4.2 L2数据返回流水线 | 第41-42页 |
| §4.3 指令预取和命令取失效流水线 | 第42-44页 |
| §4.4 预取相关的硬件逻辑设计 | 第44-51页 |
| ·失效请求仲裁 | 第44-46页 |
| ·ISB逻辑 | 第46-48页 |
| ·RAB逻辑 | 第48-50页 |
| ·预取虚地址缓冲 | 第50-51页 |
| §4.5 L1I CACHE逻辑设计 | 第51-56页 |
| ·L1I存储模块设计 | 第51-52页 |
| ·前端请求仲裁 | 第52-53页 |
| ·监听队列的设计 | 第53-54页 |
| ·失效请求队列 | 第54-55页 |
| ·LRU算法及硬件实现 | 第55-56页 |
| §4.6 TLB设计的关键技术 | 第56-59页 |
| ·预有效TAG | 第56-58页 |
| ·虚拟哈希页表 | 第58-59页 |
| §4.7 小结 | 第59-60页 |
| 第五章 取指部件的模拟和时延分析 | 第60-66页 |
| §5.1 模拟和综合的方法及环境 | 第60页 |
| §5.2 功能模拟结果 | 第60-64页 |
| §5.3 时延分析结果 | 第64-65页 |
| §5.4 小结 | 第65-66页 |
| 第六章 结束语 | 第66-68页 |
| §6.1 主要工作及贡献 | 第66-67页 |
| ·本文主要工作 | 第66页 |
| ·本文的贡献 | 第66-67页 |
| §6.2 工作展望 | 第67-68页 |
| 致谢 | 第68-69页 |
| 附录：攻读硕士期间发表的论文 | 第69-70页 |
| 参考文献 | 第70-71页 |