PCIE接口芯片中的编码及解码电路设计
| 摘要 | 第1-6页 |
| Abstract | 第6-10页 |
| 第一章 绪论 | 第10-16页 |
| ·课题背景 | 第10-13页 |
| ·传统总线的不足 | 第10页 |
| ·PCIE的出现 | 第10页 |
| ·PCIE性能简介 | 第10-13页 |
| ·课题研究内容 | 第13-16页 |
| ·8b/10b编码、解码器 | 第13-14页 |
| ·设计流程 | 第14-15页 |
| ·论文完成的工作 | 第15-16页 |
| 第二章 电路实现的功能 | 第16-21页 |
| ·8b/10b编码电路的功能描述 | 第16-19页 |
| ·编码字符流的目的 | 第16页 |
| ·10比特符号的属性 | 第16-17页 |
| ·编码过程 | 第17-18页 |
| ·发送示例 | 第18-19页 |
| ·8b/10b解码电路的功能描述 | 第19-20页 |
| ·电路的技术指标 | 第20-21页 |
| 第三章 电路的RTL级实现 | 第21-33页 |
| ·Verilog硬件描述语言 | 第21-22页 |
| ·8b/10b编码器的Verilog实现 | 第22-26页 |
| ·模块划分 | 第22-23页 |
| ·D模块的Verilog实现 | 第23-26页 |
| ·K模块的Verilog实现 | 第26页 |
| ·f模块的Verilog实现 | 第26页 |
| ·8b/10b解码器的Verilog实现 | 第26-33页 |
| ·模块划分 | 第26-28页 |
| ·err_4模块的Verilog实现 | 第28-29页 |
| ·err_6模块的Verilog实现 | 第29-30页 |
| ·err_10模块的Verilog实现 | 第30-31页 |
| ·box模块的Verilog实现 | 第31-33页 |
| 第四章 电路的功能仿真 | 第33-37页 |
| ·仿真 | 第33页 |
| ·仿真的概念 | 第33页 |
| ·仿真工具VCS | 第33页 |
| ·编码、解码电路的仿真 | 第33-37页 |
| ·仿真文件 | 第33-34页 |
| ·编码电路仿真 | 第34-35页 |
| ·解码电路仿真 | 第35-37页 |
| 第五章 逻辑综合 | 第37-50页 |
| ·逻辑综合 | 第37-40页 |
| ·逻辑综合的概念 | 第37-39页 |
| ·综合工具Design Compiler | 第39页 |
| ·综合流程 | 第39-40页 |
| ·编码电路的逻辑综合 | 第40-48页 |
| ·综合脚本的构成 | 第40-47页 |
| ·综合结果分析 | 第47页 |
| ·综合生成的逻辑图 | 第47-48页 |
| ·综合后的仿真 | 第48页 |
| ·解码电路的逻辑综合 | 第48-50页 |
| ·综合脚本的构成 | 第48页 |
| ·综合结果分析 | 第48-49页 |
| ·综合生成的逻辑图 | 第49页 |
| ·综合后的仿真 | 第49-50页 |
| 第六章 布局布线 | 第50-64页 |
| ·布局布线 | 第50-53页 |
| ·布局布线概念 | 第50-52页 |
| ·布局布线工具Astro | 第52页 |
| ·布局布线流程 | 第52-53页 |
| ·编码电路的布局布线 | 第53-63页 |
| ·解码电路的布局布线 | 第63-64页 |
| 第七章 结论 | 第64-65页 |
| 参考文献 | 第65-67页 |
| 附录A 描述电路功能的Verilog代码 | 第67-80页 |
| 附录B 电路的逻辑图 | 第80-85页 |
| 在学研究成果 | 第85-86页 |
| 致谢 | 第86页 |
