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一种嵌入式数字视频记录系统硬件设计与实现

摘要第1-6页
Abstract第6-11页
1 绪论第11-15页
   ·课题研制的目的和意义第11页
   ·该领域目前研究现状第11-13页
   ·数字视频记录系统简介第13-14页
     ·数字视频记录系统组成第13-14页
     ·数字视频记录系统工作原理第14页
   ·本课题的任务第14-15页
2 数字视频记录系统相关技术第15-27页
   ·数字视频记录系统设计要求第15页
   ·技术可行性研究第15-22页
     ·数字图像压缩技术概述第16页
     ·MPEG-1 压缩算法第16-22页
   ·MPEG-1 压缩算法中几个主要参数的选择和确定第22-23页
     ·采样与回放分辨率的计算第22-23页
     ·压缩率与压缩数据的计算第23页
   ·数字视频记录系统功能模块设计第23-27页
3 基于W99200F 的系统压缩模块硬件设计第27-43页
   ·系统组成硬件介绍第27-34页
     ·主控单元 PC104第27-28页
     ·视频压缩芯片 W99200F第28-31页
     ·视频解码芯片 SAA7113第31-34页
   ·PCI 局部总线第34-38页
     ·PCI 总线的主要性能第34-35页
     ·PCI 总线的划分第35-38页
   ·IC 接口第38-40页
   ·系统电路原理图设计第40-43页
     ·电源变换电路第40-41页
     ·主控单元 PC104第41页
     ·视频压缩芯片 W99200F 配置第41-42页
     ·视频压缩芯片 W99200F 与 SDRAM 的连接第42页
     ·视频压缩芯片 W99200F 与视频解码器 SAA7113 的连接第42-43页
4 基于SZ1510 的系统压缩模块硬件设计第43-61页
   ·视频压缩芯片 SZ1510 与桥接芯片 PLX9030 介绍第44-50页
     ·视频压缩芯片 SZ1510第44-48页
     ·PCI 桥接芯片PLX 9030第48-50页
   ·压缩卡音频输入连接处理第50-51页
     ·音频处理芯片 AK4550第50-51页
     ·音频分频器 MK2703第51页
   ·压缩卡视频输入连接处理第51-54页
   ·视频压缩芯片SZ1510 电路配置第54-61页
     ·电源转换第54-55页
     ·时钟同步电路第55-56页
     ·主机端口配置第56-58页
     ·串行输入输出端口(IS)第58-59页
     ·SDRAM 接口第59-61页
5 基于SZ1510 的系统压缩模块驱动设计第61-74页
   ·SZ1510 寄存器介绍第61页
   ·SZ1510 中断介绍第61-65页
     ·End of Data (EOD)第63页
     ·FIFO Ready (FRDY)第63页
     ·Buffer Overflow (OVF)第63-64页
     ·Vin Out-of-Sync(OOS)第64页
     ·VBV Underflow (UNF)第64页
     ·Ready (RDY)第64页
     ·DSP 中断第64-65页
   ·SZ1510 工作模式设置第65-69页
     ·reset第66-67页
     ·程序load(写内存)第67-68页
     ·配置第68页
     ·数据获取和数据输出第68-69页
   ·实时音视频编码LIVE AUDIO AND VIDEO ENCODING—LAVE (INDIRECT-DATA ONLY)第69-70页
     ·寄存器配置(间接数据配置)第69-70页
     ·数据格式第70页
   ·视频压缩卡驱动设计第70-74页
     ·初始化硬件第71-72页
     ·SAA7113 的初始化第72页
     ·SZ1510 二进制代码的装载第72-73页
     ·SZ1510 视频数据的获取第73-74页
6 系统硬件调试第74-77页
   ·电路板PCB 布局第74-75页
   ·视频压缩卡调试的注意事项第75页
   ·视频压缩卡调试中遇到的问题及解决第75-77页
7 总结与展望第77-78页
参考文献第78-81页
致谢第81-82页
个人简历第82-83页
发表的学术论文第83页

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