3.125Gbps高速串行RapidIO数据发送器设计
| 摘要 | 第1-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第12-18页 |
| ·课题研究背景 | 第12-15页 |
| ·RapidIO与其它互连技术比较 | 第12-13页 |
| ·RapidIO串行接口研究 | 第13-15页 |
| ·国内外相关研究 | 第15-16页 |
| ·课题主要工作 | 第16-17页 |
| ·本文的结构 | 第17-18页 |
| 第二章 高速串行数据传输系统研究 | 第18-28页 |
| ·高速串行数据传输 | 第18-21页 |
| ·高速串行数据传输优势 | 第18-19页 |
| ·高速串行数据传输挑战 | 第19-21页 |
| ·SerDes系统的组成和设计 | 第21-24页 |
| ·数据传输系统性能评估 | 第24-27页 |
| ·数据率 | 第24-25页 |
| ·误码率 | 第25-27页 |
| ·本章小节 | 第27-28页 |
| 第三章 高速I/O接口相关原理 | 第28-41页 |
| ·高速I/O接口理论研究 | 第28-31页 |
| ·典型的高速串行接口 | 第28页 |
| ·交流耦合传输 | 第28-29页 |
| ·电压与电流传输模式 | 第29页 |
| ·单端信号与差分信号 | 第29-30页 |
| ·高低电平转换 | 第30-31页 |
| ·高速互连与信号完整性 | 第31-40页 |
| ·传输线理论 | 第31-35页 |
| ·信号完整性 | 第35-37页 |
| ·预加重和接收均衡 | 第37-40页 |
| ·本章小节 | 第40-41页 |
| 第四章 高速串行RapidIO数据发送器电路设计 | 第41-61页 |
| ·发送器总体设计 | 第41-43页 |
| ·发送器设计目标 | 第41-42页 |
| ·发送器设计总体框架 | 第42-43页 |
| ·发送器基本电路 | 第43-46页 |
| ·半静态锁存器 | 第43页 |
| ·占空比1:4 的五分频 | 第43-46页 |
| ·半速率时钟2:1 选择器 | 第46页 |
| ·多相位树型并串转换电路 | 第46-51页 |
| ·移位寄存器型 | 第47页 |
| ·多相位时钟型 | 第47-48页 |
| ·树型 | 第48-49页 |
| ·三种结构的比较选择 | 第49-51页 |
| ·驱动和预加重设计 | 第51-55页 |
| ·三态差分电压模式驱动单元 | 第51-52页 |
| ·三态差分预加重单元 | 第52-53页 |
| ·驱动和预加重可编程性设计 | 第53-55页 |
| ·发送器电源设计 | 第55-60页 |
| ·带隙基准电压源 | 第55-59页 |
| ·数模转换电路 | 第59-60页 |
| ·本章小节 | 第60-61页 |
| 第五章 发送器版图设计 | 第61-68页 |
| ·版图概述 | 第61-64页 |
| ·闩锁效应 | 第62-63页 |
| ·ESD保护 | 第63-64页 |
| ·天线效应 | 第64页 |
| ·发送器版图设计 | 第64-65页 |
| ·整体布局 | 第64-65页 |
| ·发送器版图 | 第65页 |
| ·版图级验证结果 | 第65-67页 |
| ·本章小节 | 第67-68页 |
| 第六章 结束语 | 第68-69页 |
| ·回顾与总结 | 第68页 |
| ·未来工作展望 | 第68-69页 |
| 致谢 | 第69-70页 |
| 参考文献 | 第70-74页 |
| 作者在学期间取得的学术成果 | 第74-75页 |
| 附录A 传输线的Hspice模型 | 第75页 |
