摘要 | 第4-5页 |
Abstract | 第5-6页 |
第一章 绪论 | 第11-16页 |
1.1 CMOS图像传感器简介 | 第11页 |
1.2 本课题的研究背景及意义 | 第11-13页 |
1.3 CIS中列级ADC的国内外研究现状 | 第13-15页 |
1.4 论文的主要工作及内容安排 | 第15-16页 |
第二章 模数转换器基础及其在CIS中的应用 | 第16-28页 |
2.1 模数转换器的基础理论 | 第16页 |
2.2 模数转换器的性能指标 | 第16-20页 |
2.2.1 模数转换器的静态指标 | 第16-19页 |
2.2.2 模数转换器的动态指标 | 第19-20页 |
2.3 CMOS图像传感器中ADC的分类 | 第20-23页 |
2.3.1 芯片级ADC | 第20-21页 |
2.3.2 列级ADC | 第21-22页 |
2.3.3 像素级ADC | 第22-23页 |
2.4 几种常用列级ADC分析 | 第23-27页 |
2.4.1 斜坡式ADC | 第23-24页 |
2.4.2 循环式ADC | 第24-26页 |
2.4.3 逐次逼近式ADC | 第26-27页 |
2.5 本章小结 | 第27-28页 |
第三章 SARADC架构设计及MATLAB建模 | 第28-48页 |
3.1 SARADC的简要介绍 | 第28-33页 |
3.1.1 SARADC的工作原理 | 第28-29页 |
3.1.2 基于电荷重分配原理SARADC | 第29-33页 |
3.2 分段电容架构分析 | 第33-36页 |
3.2.1 电容失配分析 | 第33页 |
3.2.2 分段电容架构原理分析 | 第33-35页 |
3.2.3 分段电容架构寄生电容分析 | 第35-36页 |
3.3 非二进制电容权重冗余补偿技术 | 第36-41页 |
3.3.1 非二进制电容权重编码原理 | 第36-39页 |
3.3.2 非二进制电容权重SARADC速度优化 | 第39-41页 |
3.4 全差分分段电容式SARADC架构设计 | 第41-47页 |
3.4.1 全差分分段电容式SARADC电路架构 | 第41-42页 |
3.4.2 DAC建立时间分析 | 第42-43页 |
3.4.3 DAC电容阵列功耗分析 | 第43-46页 |
3.4.4 全差分分段电容式SARADC的MATLAB建模 | 第46-47页 |
3.5 本章小结 | 第47-48页 |
第四章 关键模块电路设计 | 第48-67页 |
4.1 SARADC整体架构设计 | 第48页 |
4.2 分段式电容阵列设计 | 第48-50页 |
4.3 栅压自举开关电路设计 | 第50-55页 |
4.3.1 沟道电荷注入效应 | 第50-52页 |
4.3.2 时钟馈通效应 | 第52页 |
4.3.3 栅压自举开关电路工作原理 | 第52-54页 |
4.3.4 栅压自举开关电路优化 | 第54-55页 |
4.4 动态比较器电路设计 | 第55-60页 |
4.4.1 动态比较器常见架构 | 第55-58页 |
4.4.2 本论文中动态比较器架构设计 | 第58-60页 |
4.5 CRS开关逻辑算法原理及电路设计 | 第60-62页 |
4.6 SARADC时序与逻辑电路设计 | 第62-66页 |
4.6.1 OnceTriggerD触发器的设计 | 第62-63页 |
4.6.2 SARADC时序电路设计 | 第63-64页 |
4.6.3 SARADC逻辑控制电路设计 | 第64-66页 |
4.7 本章小结 | 第66-67页 |
第五章 SARADC版图设计及测试结果 | 第67-85页 |
5.1 列级SARADC系统布局 | 第67页 |
5.2 各模块电路仿真结果及版图实现 | 第67-78页 |
5.2.1 栅压自举开关电路仿真结果及版图实现 | 第67-70页 |
5.2.2 动态比较器电路仿真结果及版图实现 | 第70-74页 |
5.2.3 SARADC时序电路仿真结果 | 第74页 |
5.2.4 CRS开关逻辑算法电路仿真结果 | 第74-76页 |
5.2.5 数字逻辑电路与电容阵列版图设计 | 第76-78页 |
5.3 列级SARADC整体版图实现及仿真结果 | 第78-81页 |
5.4 芯片测试结果 | 第81-84页 |
5.5 本章小结 | 第84-85页 |
第六章 总结与展望 | 第85-86页 |
6.1 总结 | 第85页 |
6.2 展望 | 第85-86页 |
参考文献 | 第86-92页 |
作者简介及科研成果 | 第92-93页 |
致谢 | 第93页 |