基于FPGA的高精度大动态延时系统设计与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-16页 |
| 1.1 延时电路的研究背景 | 第10页 |
| 1.2 延时电路在各领域中的应用 | 第10-12页 |
| 1.2.1 延时系统在各型雷达中的应用 | 第10-12页 |
| 1.2.2 延时系统在通信系统中的应用 | 第12页 |
| 1.3 延时电路的研究现状 | 第12-14页 |
| 1.3.1 基于光纤延时的研究现状 | 第12-13页 |
| 1.3.2 基于模拟延时电路的研究现状 | 第13-14页 |
| 1.3.3 基于数字延时电路的研究现状 | 第14页 |
| 1.4 完成论文所做工作及写作结构 | 第14-16页 |
| 第二章 高精度大动态延时方法研究及方案设计 | 第16-32页 |
| 2.1 高精度大动态延时原理 | 第16-17页 |
| 2.2 粗延时单元设计方法 | 第17-21页 |
| 2.2.1 计数器延迟技术 | 第17-20页 |
| 2.2.2 存储器延时技术 | 第20-21页 |
| 2.3 细延时单元设计方法 | 第21-28页 |
| 2.3.1 专用进位连线构建延迟线技术 | 第22-25页 |
| 2.3.2 硬核IODELAY延迟线技术 | 第25-26页 |
| 2.3.3 集成芯片延迟线技术 | 第26-27页 |
| 2.3.4 时钟相位延迟线技术 | 第27-28页 |
| 2.4 大动态高精度延时系统设计方案 | 第28-30页 |
| 2.5 分析影响精度的关键因素 | 第30-31页 |
| 2.6 本章小结 | 第31-32页 |
| 第三章 FPGA技术及PLL高级应用 | 第32-48页 |
| 3.1 FPGA技术 | 第32-35页 |
| 3.1.1 FPGA的原理和结构 | 第32-34页 |
| 3.1.2 FPGA设计流程 | 第34-35页 |
| 3.2 FPGA技术在雷达系统中的应用 | 第35页 |
| 3.3 芯片选型 | 第35-36页 |
| 3.4 锁相环介绍 | 第36-38页 |
| 3.5 Altera内嵌PLL技术 | 第38-47页 |
| 3.5.1 PLL结构 | 第38-40页 |
| 3.5.2 PLL扫描链参数调整 | 第40-42页 |
| 3.5.3 PLL重配置 | 第42-45页 |
| 3.5.4 PLL动态相位调整 | 第45-47页 |
| 3.6 本章小结 | 第47-48页 |
| 第四章 基于FPGA的延时系统设计与实现 | 第48-68页 |
| 4.1 延时系统整体设计 | 第48-50页 |
| 4.2 计数器延时单元设计与实现 | 第50-53页 |
| 4.3 高精度相位调整设计与实现 | 第53-56页 |
| 4.3.1 PLL参数设计 | 第53-54页 |
| 4.3.2 同频异相时钟的设计与实现 | 第54-56页 |
| 4.4 延时系统控制模块 | 第56-57页 |
| 4.5 同频异相时钟采样触发信号 | 第57-59页 |
| 4.6 线性调频信号设计与实现 | 第59-64页 |
| 4.6.1 线性调频信号 | 第59-61页 |
| 4.6.2 线性调频信号的设计与仿真 | 第61-64页 |
| 4.7 串行通信RS232设计与实现 | 第64-67页 |
| 4.7.1 串行通信RS-232 | 第64-65页 |
| 4.7.2 串行通信下位机的设计与仿真 | 第65-67页 |
| 4.8 本章小结 | 第67-68页 |
| 第五章 系统测试与分析 | 第68-79页 |
| 5.1 基于Modelsim的时序仿真 | 第68-72页 |
| 5.2 延时系统板级仿真 | 第72-78页 |
| 5.2.1 FPGA开发板及硬件测试平台 | 第72-73页 |
| 5.2.2 SignalTap II功能调试 | 第73-78页 |
| 5.3 本章小节 | 第78-79页 |
| 第六章 论文总结 | 第79-81页 |
| 6.1 延时系统总结 | 第79页 |
| 6.2 后续工作简介 | 第79-81页 |
| 致谢 | 第81-82页 |
| 参考文献 | 第82-85页 |
| 攻读硕士学位期间取得的成果 | 第85-86页 |
