航天型号FPGA硬件描述语言代码检查软件设计
| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第9-15页 |
| 1.1 课题研究的背景及意义 | 第9-10页 |
| 1.2 国内外研究现状分析 | 第10-13页 |
| 1.3 主要研究内容 | 第13页 |
| 1.4 本文结构 | 第13-15页 |
| 第2章 软件需求分析和总体方案设计 | 第15-25页 |
| 2.1 Verilog HDL概述 | 第15-17页 |
| 2.1.1 Verilog HDL标准 | 第15-16页 |
| 2.1.2 Verilog HDL可综合子集 | 第16-17页 |
| 2.2 Q/WE1117-2014 编程规范概述 | 第17-19页 |
| 2.3 用户需求分析 | 第19-21页 |
| 2.4 软件功能指标 | 第21页 |
| 2.5 总体方案设计 | 第21-24页 |
| 2.6 本章小结 | 第24-25页 |
| 第3章 代码规则检查软件设计及实现 | 第25-67页 |
| 3.1 软件管理配置工具 | 第25-31页 |
| 3.1.1 软件管理配置工具设计 | 第25-29页 |
| 3.1.2 软件界面设计 | 第29-31页 |
| 3.2 Verilog HDL预处理器模块 | 第31-36页 |
| 3.2.1 预处理程序设计 | 第31-34页 |
| 3.2.2 预处理器数据结构 | 第34-35页 |
| 3.2.3 预处理器接口设计 | 第35-36页 |
| 3.3 Verilog HDL编译器模块 | 第36-48页 |
| 3.3.1 词法分析程序设计 | 第36-37页 |
| 3.3.2 词法分析数据结构及接口设计 | 第37-38页 |
| 3.3.3 语法分析程序设计 | 第38-42页 |
| 3.3.4 语法分析数据结构设计 | 第42-44页 |
| 3.3.5 抽象语法树设计 | 第44-48页 |
| 3.3.6 编译器接口设计 | 第48页 |
| 3.4 规则检查管理器模块 | 第48-66页 |
| 3.4.1 规则检查管理器模块设计 | 第48-51页 |
| 3.4.2 规则检查库设计 | 第51-52页 |
| 3.4.3 规则检查函数设计 | 第52-66页 |
| 3.5 本章小结 | 第66-67页 |
| 第4章 软件验证 | 第67-76页 |
| 4.1 软件测试方案 | 第67-69页 |
| 4.1.1 软件基础功能测试 | 第67-68页 |
| 4.1.2 软件代码检查功能测试 | 第68-69页 |
| 4.2 软件测试过程及结果 | 第69-75页 |
| 4.2.1 基础功能测试过程及结果 | 第69-73页 |
| 4.2.2 代码检查功能测试过程及结果 | 第73-75页 |
| 4.3 测试结论 | 第75-76页 |
| 结论 | 第76-77页 |
| 参考文献 | 第77-81页 |
| 致谢 | 第81页 |
