| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第1章 绪论 | 第9-14页 |
| 1.1 引言 | 第9-10页 |
| 1.2 石英挠性加速度计及其测量单元 | 第10-12页 |
| 1.2.1 石英挠性加速度计 | 第10-11页 |
| 1.2.2 数据采集和DELTA-SIGMA数据转换器 | 第11-12页 |
| 1.3 本论文主要工作和内容安排 | 第12-14页 |
| 第2章 高精度石英加速度计采集基础 | 第14-22页 |
| 2.1 加速度计采集板指标及总体方案 | 第14-15页 |
| 2.2 石英挠性加速度计原理 | 第15-16页 |
| 2.3 ADC的性能指标和分类 | 第16-19页 |
| 2.3.1 ADC的指标 | 第16-18页 |
| 2.3.2 ADC的分类 | 第18-19页 |
| 2.4 ∑-△型模数转换器原理 | 第19-21页 |
| 2.4.1 Delta-sigma调制器的基本原理 | 第19-21页 |
| 2.4.2 数字降采样滤波器 | 第21页 |
| 2.5 本章小结 | 第21-22页 |
| 第3章 加速度计采集电路的硬件设计 | 第22-34页 |
| 3.1 系统指标和硬件电路总体方案 | 第22-23页 |
| 3.2 各模块电路对精度的影响 | 第23-27页 |
| 3.2.1 基准电压源对精度的影响 | 第23-24页 |
| 3.2.2 采样电阻对精度的影响 | 第24-25页 |
| 3.2.3 电源对精度的影响 | 第25页 |
| 3.2.4 缓冲ADC的输入端 | 第25-26页 |
| 3.2.5 孔径抖动对精度的影响 | 第26-27页 |
| 3.3 电路设计 | 第27-33页 |
| 3.3.1 IV转换电路 | 第27-28页 |
| 3.3.2 单端转差分电路 | 第28页 |
| 3.3.3 抗混叠滤波电路 | 第28-30页 |
| 3.3.4 基准电压源 | 第30页 |
| 3.3.5 散热、屏蔽设计 | 第30-31页 |
| 3.3.6 电源系统设计 | 第31页 |
| 3.3.7 ADC的接地 | 第31-33页 |
| 3.4 本章小结 | 第33-34页 |
| 第4章 数字滤波器的设计 | 第34-43页 |
| 4.1 滤波器组整体结构 | 第34页 |
| 4.2 CIC滤波器的设计 | 第34-37页 |
| 4.2.1 CIC滤波器的特性 | 第34-36页 |
| 4.2.2 CIC滤波器位宽的确定 | 第36-37页 |
| 4.3 FIR二抽一补偿滤波器的设计 | 第37-38页 |
| 4.4 FIR四抽一滤波器的设计 | 第38-39页 |
| 4.5 滤波器组级联特性 | 第39-40页 |
| 4.6 信号的抽取和滤波器系数的量化 | 第40-42页 |
| 4.6.1 信号的抽取 | 第40-41页 |
| 4.6.2 滤波器系数的量化 | 第41-42页 |
| 4.7 本章小结 | 第42-43页 |
| 第5章 加速度计采集电路的软件设计 | 第43-56页 |
| 5.1 软件系统总体设计 | 第43页 |
| 5.2 使用FPGA实现数字滤波器的优势 | 第43-46页 |
| 5.2.1 流水线和并行处理 | 第44页 |
| 5.2.2 丰富的底层硬核资源 | 第44-46页 |
| 5.3 CIC滤波器的实现 | 第46-47页 |
| 5.4 FIR滤波器的实现 | 第47-54页 |
| 5.4.1 FIR滤波器的实现方法 | 第47-49页 |
| 5.4.2 基于DSP48A的35位乘法器的实现 | 第49-51页 |
| 5.4.3 基于DSP48A的96位累加器的实现 | 第51-52页 |
| 5.4.4 滤波器控制器的实现 | 第52-54页 |
| 5.5 系统的生成 | 第54-55页 |
| 5.6 本章小结 | 第55-56页 |
| 第6章 加速度计采集电路的试验 | 第56-62页 |
| 6.1 加速度计采集电路的性能测试 | 第56-60页 |
| 6.1.1 数字滤波器性能测试 | 第56-57页 |
| 6.1.2 噪声 | 第57-59页 |
| 6.1.3 零偏漂移 | 第59-60页 |
| 6.2 进一步提高系统性能 | 第60-61页 |
| 6.3 本章小结 | 第61-62页 |
| 结论 | 第62-63页 |
| 参考文献 | 第63-67页 |
| 攻读硕士学位期间发表的论文和取得的科研成果 | 第67-68页 |
| 致谢 | 第68-69页 |
| 附录A 数字滤波器系数 | 第69-73页 |
| 附录B 电路板实物图 | 第73页 |