| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第1章 绪论 | 第10-16页 |
| 1.1 课题研究背景和意义 | 第10-11页 |
| 1.2 导航计算机的发展现状 | 第11页 |
| 1.3 SOPC的技术简介 | 第11-14页 |
| 1.3.1 SOPC技术的发展 | 第11-12页 |
| 1.3.2 基于FPGA的SOPC技术 | 第12-13页 |
| 1.3.3 SOPC技术的实现方式 | 第13-14页 |
| 1.4 论文的主要工作和章节安排 | 第14-16页 |
| 第2章 基于SOPC组合导航系统的原理综述 | 第16-32页 |
| 2.1 惯性系统的基本工作原理 | 第16-21页 |
| 2.1.1 常用坐标系 | 第16-17页 |
| 2.1.2 坐标变换矩阵 | 第17-21页 |
| 2.2 光纤陀螺捷联惯性/星光组合导航系统 | 第21-27页 |
| 2.2.1 捷联惯性导航的基本原理 | 第21-22页 |
| 2.2.2 光纤陀螺工作原理 | 第22-23页 |
| 2.2.3 星敏感器简介 | 第23-24页 |
| 2.2.4 惯性与星光组合模式 | 第24-25页 |
| 2.2.5 基于卡尔曼滤波的组合导航系统模型 | 第25-27页 |
| 2.3 SOPC的相关原理 | 第27-30页 |
| 2.3.1 Nios Ⅱ嵌入式软核概况 | 第27-28页 |
| 2.3.2 SOPC开发流程 | 第28-29页 |
| 2.3.3 SOPC导航计算机整体方案 | 第29-30页 |
| 2.4 本章小结 | 第30-32页 |
| 第3章 基于SOPC导航计算机的硬件设计 | 第32-46页 |
| 3.1 硬件总体方案 | 第32页 |
| 3.2 FPGA对组合导航系统的支持 | 第32-35页 |
| 3.2.1 导航计算机系统的需求分析 | 第33页 |
| 3.2.2 Cyclone Ⅲ FPGA简介 | 第33-35页 |
| 3.3 FPGA硬件电路的设计 | 第35-40页 |
| 3.3.1 电源电路 | 第35-37页 |
| 3.3.2 时钟电路 | 第37页 |
| 3.3.3 配置电路 | 第37-39页 |
| 3.3.4 存储器电路 | 第39-40页 |
| 3.4 外设接口的电路设计 | 第40-44页 |
| 3.4.1 陀螺和加速度计数据采集电路 | 第40-43页 |
| 3.4.2 通信接口电路设计 | 第43-44页 |
| 3.5 本章小结 | 第44-46页 |
| 第4章 SOPC系统的优化设计 | 第46-60页 |
| 4.1 双核Nios Ⅱ处理器的分析和配置 | 第46-52页 |
| 4.1.1 双核处理器的分析 | 第46-47页 |
| 4.1.2 双核之间的通信 | 第47-49页 |
| 4.1.3 双核Nios处理器的配置 | 第49-51页 |
| 4.1.4 双核Nios Ⅱ的性能测试 | 第51-52页 |
| 4.2 基于并行流水线结构的CORDIC算法的实现 | 第52-59页 |
| 4.2.1 Cordic算法的原理 | 第52-55页 |
| 4.2.2 Cordic算法的FPGA实现 | 第55-57页 |
| 4.2.3 Cordic算法仿真 | 第57-58页 |
| 4.2.4 自定义指令性能测试 | 第58-59页 |
| 4.3 本章小结 | 第59-60页 |
| 第5章 导航计算机软件设计与测试验证 | 第60-69页 |
| 5.1 导航计算机的软件设计 | 第60-63页 |
| 5.1.1 嵌入式μC/OS-Ⅱ操作系统 | 第60页 |
| 5.1.2 双核系统软件的总体方案设计 | 第60-61页 |
| 5.1.3 组合导航系统的软件设计 | 第61-63页 |
| 5.2 系统各功能模块的测试 | 第63-68页 |
| 5.2.1 双核系统在SOPC中的构建 | 第63页 |
| 5.2.2 SDRAM的通信测试 | 第63-65页 |
| 5.2.3 串口与PC机通信的测试 | 第65-67页 |
| 5.2.4 信号采集子系统的测试 | 第67-68页 |
| 5.3 导航计算机的性能指标 | 第68页 |
| 5.4 本章小结 | 第68-69页 |
| 结论 | 第69-70页 |
| 参考文献 | 第70-74页 |
| 攻读硕士学位期间发表的论文和取得的科研成果 | 第74-75页 |
| 致谢 | 第75-76页 |
| 附录A 硬件平台电路原理图和PCB | 第76-78页 |
| 附录B 硬件平台电路板实物图 | 第78页 |