高性能硬件加速器的实现
| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| ABSTRACT | 第9-10页 |
| 第一章 绪论 | 第16-24页 |
| 1.1 研究背景 | 第16-21页 |
| 1.1.1 多核技术 | 第16-18页 |
| 1.1.2 可重构计算 | 第18-19页 |
| 1.1.3 高密度计算 | 第19-20页 |
| 1.1.4 硬件加速技术 | 第20-21页 |
| 1.2 研究现状 | 第21-22页 |
| 1.3 主要研究内容 | 第22页 |
| 1.4 课题来源 | 第22页 |
| 1.5 论文组织结构 | 第22-24页 |
| 第二章 矩阵运算 | 第24-43页 |
| 2.1 算法分析 | 第24页 |
| 2.2 矩阵求逆 | 第24-34页 |
| 2.2.1 矩阵求逆方法 | 第24-26页 |
| 2.2.2 矩阵分解 | 第26-33页 |
| 2.2.3 矩阵乘法 | 第33-34页 |
| 2.3 矩阵转置 | 第34页 |
| 2.4 矩阵运算优化 | 第34-42页 |
| 2.4.1 优化的Givens变换 | 第35-38页 |
| 2.4.2 优化的上三角矩阵求逆 | 第38-39页 |
| 2.4.3 优化的三角矩阵乘 | 第39-41页 |
| 2.4.4 算法优化后的优势 | 第41-42页 |
| 2.5 本章小结 | 第42-43页 |
| 第三章 硬件加速器的硬件设计与实现 | 第43-65页 |
| 3.1 硬件加速器架构及工作流程 | 第43-46页 |
| 3.1.1 硬件加速器架构 | 第43-45页 |
| 3.1.2 硬件加速器工作流程 | 第45-46页 |
| 3.2 硬件加速器运算结构设计 | 第46-48页 |
| 3.3 控制单元设计 | 第48-49页 |
| 3.4 存储单元设计 | 第49-53页 |
| 3.5 地址生成单元设计 | 第53-60页 |
| 3.5.1 矩阵求逆地址生成单元设计 | 第53-59页 |
| 3.5.2 矩阵转置地址生成单元设计 | 第59-60页 |
| 3.6 运算单元设计 | 第60-64页 |
| 3.7 交叉开关设计 | 第64页 |
| 3.8 本章小结 | 第64-65页 |
| 第四章 硬件加速器的验证与性能分析 | 第65-72页 |
| 4.1 验证方案 | 第65页 |
| 4.2 Matlab模型验证 | 第65-66页 |
| 4.3 FPGA验证 | 第66-69页 |
| 4.3.1 FPGA验证平台及流程 | 第66-67页 |
| 4.3.2 运算误差分析 | 第67-69页 |
| 4.3.3 资源占用分析 | 第69页 |
| 4.4 性能分析 | 第69-71页 |
| 4.5 本章小结 | 第71-72页 |
| 第五章 硬件加速器在异构多核系统中的集成与应用 | 第72-80页 |
| 5.1 异构多核SoC系统 | 第72-74页 |
| 5.2 硬件加速器在异构多核系统中的封装与集成 | 第74-76页 |
| 5.2.1 硬件加速器在异构多核系统中的封装 | 第74-75页 |
| 5.2.2 硬件加速器在异构多核系统中的集成 | 第75-76页 |
| 5.3 硬件加速器在异构多核系统中的验证与应用 | 第76-79页 |
| 5.4 本章小结 | 第79-80页 |
| 第六章 总结与展望 | 第80-82页 |
| 6.1 总结 | 第80页 |
| 6.2 展望 | 第80-82页 |
| 参考文献 | 第82-85页 |
| 攻读硕士学位期间的学术活动及成果情况 | 第85页 |
