CMOS数字电路的电路级抗辐射加固方法研究
| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| ABSTRACT | 第9-10页 |
| 第一章 绪论 | 第16-24页 |
| 1.1 研究背景及研究意义 | 第16-19页 |
| 1.2 抗辐射加固方法的研究现状 | 第19-22页 |
| 1.2.1 系统级加固 | 第19-20页 |
| 1.2.2 器件级/工艺级加固 | 第20-21页 |
| 1.2.3 电路级加固 | 第21-22页 |
| 1.3 本文研究内容及创新点 | 第22-23页 |
| 1.4 本文组织结构 | 第23-24页 |
| 第二章 单粒子效应理论研究 | 第24-35页 |
| 2.1 单粒子效应的分类 | 第24-25页 |
| 2.2 单粒子效应的电路级影响 | 第25-30页 |
| 2.2.1 对组合逻辑电路的影响 | 第25-28页 |
| 2.2.2 对存储单元和时序单元的影响 | 第28-30页 |
| 2.3 单粒子效应建模 | 第30-34页 |
| 2.3.1 器件级建模 | 第30-32页 |
| 2.3.2 电路级建模 | 第32-33页 |
| 2.3.3 器件-电路级混合建模 | 第33-34页 |
| 2.4 本章小结 | 第34-35页 |
| 第三章 电路级抗辐射加固技术综述 | 第35-48页 |
| 3.1 针对SRAM单元的抗SEU加固方法 | 第35-37页 |
| 3.2 针对锁存器的抗SEU加固方法 | 第37-42页 |
| 3.2.1 三模冗余方法 | 第37-38页 |
| 3.2.2 基于C单元的加固方法 | 第38-39页 |
| 3.2.3 分离节点的方法 | 第39-40页 |
| 3.2.4 时间冗余方法 | 第40-41页 |
| 3.2.5 检错纠错方法 | 第41-42页 |
| 3.3 针对组合逻辑的抗SET加固方法 | 第42-47页 |
| 3.3.1 空间冗余方法 | 第42-43页 |
| 3.3.2 CVSL方法 | 第43-44页 |
| 3.3.3 利用施密特触发器来屏蔽SET的方法 | 第44-45页 |
| 3.3.4 利用传输门来屏蔽SET的方法 | 第45-46页 |
| 3.3.5 时间冗余方法 | 第46-47页 |
| 3.4 本章小结 | 第47-48页 |
| 第四章 抗辐射加固锁存器设计 | 第48-63页 |
| 4.1 引言 | 第48页 |
| 4.2 同时容忍SET和SEU的锁存器加固设计 | 第48-51页 |
| 4.3 抗辐射加固锁存器设计 | 第51-53页 |
| 4.3.1 电路结构 | 第51-53页 |
| 4.3.2 容SET原理 | 第53页 |
| 4.3.3 容SEU原理 | 第53页 |
| 4.4 仿真与验证 | 第53-56页 |
| 4.4.1 故障注入 | 第53-55页 |
| 4.4.2 泄漏电流的影响 | 第55-56页 |
| 4.5 评估与对比 | 第56-61页 |
| 4.5.1 加固能力比较 | 第57页 |
| 4.5.2 性能与开销比较 | 第57-58页 |
| 4.5.3 不同工艺节点下的对比 | 第58-59页 |
| 4.5.4 PVT扰动分析 | 第59-61页 |
| 4.6 本章小结 | 第61-63页 |
| 第五章 总结与展望 | 第63-65页 |
| 5.1 全文总结 | 第63页 |
| 5.2 工作展望 | 第63-65页 |
| 参考文献 | 第65-68页 |
| 攻读硕士学位期间的学术活动及成果情况 | 第68页 |
