通用微处理器的可测性设计及实现
| 摘要 | 第1-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 引言 | 第11-14页 |
| ·课题的研究背景 | 第11-12页 |
| ·课题研究的主要内容 | 第12页 |
| ·论文的结构 | 第12-13页 |
| ·本论文的研究成果 | 第13-14页 |
| 第二章 可测性设计综述 | 第14-27页 |
| ·可测性设计相关概念 | 第14页 |
| ·可测性设计方法 | 第14-26页 |
| ·组合网络的可测性设计方法 | 第15页 |
| ·可测性设计的专门方法（Ad-hoc） | 第15-17页 |
| ·结构化可测性设计方法 | 第17-23页 |
| ·边界扫描（Boundary Scan） | 第23-26页 |
| ·微处理器的可测性设计 | 第26-27页 |
| 第三章 JX5 芯片测试结构总体设计 | 第27-39页 |
| ·JX5 芯片结构与测试目标 | 第27-28页 |
| ·JX5 芯片结构简介 | 第27-28页 |
| ·JX5 芯片的测试要求与目标 | 第28页 |
| ·JX5 芯片测试结构设计 | 第28-38页 |
| ·测试逻辑与系统逻辑 | 第28-29页 |
| ·测试结构的设计 | 第29-38页 |
| ·BIST 的设计 | 第30-31页 |
| ·边界扫描的设计 | 第31-33页 |
| ·内部扫描和调试结构的设计 | 第33-37页 |
| ·测试结构设计总结 | 第37-38页 |
| ·小结 | 第38-39页 |
| 第四章 BIST 的实现 | 第39-42页 |
| ·微码 ROM 的测试 | 第39-40页 |
| ·RAMS 的测试 | 第40页 |
| ·BIST 的启动 | 第40-41页 |
| ·小结 | 第41-42页 |
| 第五章 边界扫描的实现 | 第42-55页 |
| ·边界扫描结构的实现 | 第42-48页 |
| ·TAP 控制逻辑 | 第42-45页 |
| ·边界扫描寄存器 | 第45-48页 |
| ·边界扫描指令及其实现 | 第48-53页 |
| ·边界扫描指令 | 第48-51页 |
| ·边界扫描指令的实现 | 第51-53页 |
| ·扫描时钟 | 第51页 |
| ·边界扫描控制逻辑 | 第51-53页 |
| ·JX5 芯片引脚连接 | 第53-54页 |
| ·小结 | 第54-55页 |
| 第六章 内部扫描的实现 | 第55-62页 |
| ·内部扫描测试引脚 | 第55页 |
| ·内部扫描寄存器 | 第55-58页 |
| ·内部扫描总线数据寄存器 | 第56页 |
| ·内部扫描单元 | 第56-58页 |
| ·内部扫描指令及其实现 | 第58-61页 |
| ·内部扫描指令 | 第58-59页 |
| ·内部扫描指令的实现 | 第59-61页 |
| ·小结 | 第61-62页 |
| 第七章 总结 | 第62-63页 |
| ·全文工作总结 | 第62页 |
| ·未来工作展望 | 第62-63页 |
| 致谢 | 第63-64页 |
| 附录：攻读硕士期间发表的论文 | 第64-65页 |
| 参考文献 | 第65-66页 |
