一种CPU中八级流水线结构设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第9-13页 |
| 1.1 研究背景和意义 | 第9页 |
| 1.2 CPU研究现状以及发展趋势 | 第9-10页 |
| 1.3 CPU中流水线的发展现状 | 第10-12页 |
| 1.4 论文的主要研究内容 | 第12-13页 |
| 第2章 CPU体系结构和流水线设计原理 | 第13-29页 |
| 2.1 CPU的结构和功能 | 第13-15页 |
| 2.2 CPU中指令系统 | 第15-17页 |
| 2.3 流水线的结构 | 第17-21页 |
| 2.3.1 CPU中流水线工作方式 | 第17-19页 |
| 2.3.2 五级流水线的结构 | 第19-21页 |
| 2.4 八级流水线的工作原理 | 第21-26页 |
| 2.4.1 八级流水级的各阶段 | 第21-22页 |
| 2.4.2 八级流水线的取指机制 | 第22-23页 |
| 2.4.3 地址计数器FC、IC和PC | 第23-24页 |
| 2.4.4 流水线的工作方式 | 第24-26页 |
| 2.4.5 流水线活动简况 | 第26页 |
| 2.5 流水线设计相关的技术 | 第26-28页 |
| 2.5.1 减弱流水线段 | 第26-27页 |
| 2.5.2 流水线等待状态 | 第27-28页 |
| 2.5.3 无可用指令的情况 | 第28页 |
| 2.6 本章小结 | 第28-29页 |
| 第3章 八级流水线的设计 | 第29-47页 |
| 3.1 流水线译码器工作方式 | 第29-30页 |
| 3.1.1 译码器工作原理 | 第29页 |
| 3.1.2 X型DSP译码方式 | 第29-30页 |
| 3.2 流水线各级的设计 | 第30-45页 |
| 3.2.1 取指令F1和F2级的设计 | 第30-36页 |
| 3.2.2 指令译码D1和D2级的设计 | 第36-40页 |
| 3.2.3 指令读R1和R2级的设计 | 第40-41页 |
| 3.2.4 指令执行E级的设计 | 第41-44页 |
| 3.2.5 指令写回W级的设计 | 第44-45页 |
| 3.3 本章小结 | 第45-47页 |
| 第4章 流水线功能验证 | 第47-55页 |
| 4.1 DSP系统验证平台的搭建 | 第47-48页 |
| 4.1.1 DSP引脚配置 | 第47-48页 |
| 4.2 BootROM引导模式 | 第48-50页 |
| 4.3 流水线各级的验证 | 第50-54页 |
| 4.3.1 取指F1和F2级的验证 | 第50-51页 |
| 4.3.2 译码D1和D2级的验证 | 第51-52页 |
| 4.3.3 读R1和R2级的验证 | 第52页 |
| 4.3.4 执行E级的验证 | 第52-53页 |
| 4.3.5 写回W级的验证 | 第53页 |
| 4.3.6 八级流水线的整体验证 | 第53-54页 |
| 4.4 本章小结 | 第54-55页 |
| 第5章 流水线相关性问题及解决方法 | 第55-64页 |
| 5.1 流水线三大相关性 | 第55页 |
| 5.2 数据相关处理 | 第55-59页 |
| 5.2.1 寄存器级指令相关处理 | 第55-57页 |
| 5.2.2 数据相关解决对策 | 第57-59页 |
| 5.2.3 数据相关测试 | 第59页 |
| 5.3 控制相关 | 第59-60页 |
| 5.3.1 遇到控制相关处理 | 第59-60页 |
| 5.3.2 控制相关解决对策 | 第60页 |
| 5.4 结构相关 | 第60-63页 |
| 5.4.1 遇到结构相关处理 | 第60页 |
| 5.4.2 结构相关解决对策 | 第60-62页 |
| 5.4.3 结构相关测试 | 第62-63页 |
| 5.5 本章小结 | 第63-64页 |
| 第6章 总结 | 第64-65页 |
| 参考文献 | 第65-67页 |
| 致谢 | 第67-68页 |
| 附录A BootROM引导模式部分程序 | 第68-71页 |
| 个人简历 | 第71-72页 |
| 攻读硕士学位期间已公开发表论文 | 第72页 |
