| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 课题背景 | 第15-16页 |
| 1.2 LDPC码的历史及研究现状 | 第16-17页 |
| 1.3 本文内容安排 | 第17-19页 |
| 第二章 LDPC码基础理论 | 第19-26页 |
| 2.1 LDPC码定义及其表示方法 | 第19-21页 |
| 2.1.1 校验矩阵表示法 | 第19-20页 |
| 2.1.2 Tanner图表示法 | 第20-21页 |
| 2.2 LDPC码的构造方法 | 第21-23页 |
| 2.2.1 随机化构造法 | 第21页 |
| 2.2.2 结构化构造法 | 第21-23页 |
| 2.3 QC-LDPC码 | 第23-25页 |
| 2.3.1 QC-LDPC码的定义 | 第23页 |
| 2.3.2 QC-LDPC码的优势 | 第23-24页 |
| 2.3.3 802.16e标准中的QC-LDPC码 | 第24-25页 |
| 2.4 本章小结 | 第25-26页 |
| 第三章 高速LDPC编码器设计 | 第26-36页 |
| 3.1 LDPC编码算法 | 第26-28页 |
| 3.1.1 传统编码算法 | 第26-27页 |
| 3.1.2 Efficient编码算法 | 第27-28页 |
| 3.2 高速LDPC编码器的FPGA实现设计 | 第28-35页 |
| 3.2.1 高速LDPC编码器的数据输入输出格式 | 第28-29页 |
| 3.2.2 高速LDPC编码器FPGA的实现设计 | 第29-30页 |
| 3.2.3 高速LDPC编码器各子模块的详细设计 | 第30-35页 |
| 3.2.3.1 barrel_shifter模块： | 第30-31页 |
| 3.2.3.2 matrix_f1f2_calc模块 | 第31-32页 |
| 3.2.3.3 fs_f3f4_proc模块 | 第32-33页 |
| 3.2.3.4 matrix_f5_calc模块 | 第33-34页 |
| 3.2.3.5 fs_p2_proc模块 | 第34-35页 |
| 3.3 本章小结 | 第35-36页 |
| 第四章 高速LDPC译码器设计 | 第36-65页 |
| 4.1 LDPC译码算法 | 第36-44页 |
| 4.1.1 概率域的BP译码算法 | 第37-39页 |
| 4.1.2 对数似然比域内的BP译码算法 | 第39-41页 |
| 4.1.3 最小和译码算法 | 第41-43页 |
| 4.1.4 译码算法比较分析 | 第43-44页 |
| 4.2 高速LDPC译码器关键参数仿真和方案设计 | 第44-47页 |
| 4.2.1 最大迭代次数的仿真与设计 | 第44-45页 |
| 4.2.2 量化方案的仿真与设计 | 第45-46页 |
| 4.2.3 偏移因子的仿真与设计 | 第46-47页 |
| 4.3 高速LDPC译码器实现结构分析与选择 | 第47-52页 |
| 4.3.1 串行结构 | 第47-49页 |
| 4.3.1.1 基于校验节点的全串行结构 | 第47-49页 |
| 4.3.1.2 基于变量节点的全串行译码调度算法 | 第49页 |
| 4.3.2 全并行结构 | 第49-50页 |
| 4.3.3 部分并行结构 | 第50-51页 |
| 4.3.4 三种实现结构的比较选择 | 第51-52页 |
| 4.4 高速LDPC译码器的FPGA设计 | 第52-64页 |
| 4.4.1 高速LDPC译码器的FPGA整体设计 | 第52-54页 |
| 4.4.2 LDPC高速译码器各个子模块的详细设计 | 第54-64页 |
| 4.4.2.1 ldpc_top模块 | 第54-55页 |
| 4.4.2.2 llrram模块 | 第55页 |
| 4.4.2.3 ldpc_ctrl模块 | 第55-57页 |
| 4.4.2.4 ldpc_pes模块 | 第57-62页 |
| 4.4.2.5 ldpc_checkrams模块 | 第62页 |
| 4.4.2.6 ldpc_rd_rom模块 | 第62-63页 |
| 4.4.2.7 ldpc_circ_shift模块 | 第63-64页 |
| 4.4.2.8 ldpc_convs模块 | 第64页 |
| 4.5 本章小结 | 第64-65页 |
| 第五章 高速LDPC编译码器的验证与性能分析 | 第65-78页 |
| 5.1 LDPC编译码器的仿真整体方案以及平台介绍 | 第65-69页 |
| 5.1.1 LDPC编译码器功能仿真验证方案及平台 | 第65-66页 |
| 5.1.2 LDPC编译码器板级验证方案及平台 | 第66-69页 |
| 5.2 LDPC编译码器的仿真验证与测试结果 | 第69-72页 |
| 5.2.1 LDPC编码器的功能仿真验证结果 | 第69-70页 |
| 5.2.2 LDPC译码器功能仿真的验证结果 | 第70-72页 |
| 5.3 LDPC编译码器的综合布局布线以及静态时序分析 | 第72-73页 |
| 5.4 LDPC编译码器的板级验证结果 | 第73-76页 |
| 5.4.1 LDPC编码器的板级验证结果 | 第73-75页 |
| 5.4.2 LDPC译码器的板级验证结果 | 第75-76页 |
| 5.5 LDPC编译码器的吞吐率分析 | 第76-77页 |
| 5.5.1 LDPC编码器的吞吐率分析 | 第76页 |
| 5.5.2 LDPC译码器的吞吐率分析 | 第76-77页 |
| 5.6 本章小结 | 第77-78页 |
| 第六章 总结与展望 | 第78-80页 |
| 6.1 工作总结 | 第78-79页 |
| 6.2 研究展望 | 第79-80页 |
| 致谢 | 第80-81页 |
| 参考文献 | 第81-84页 |
| 攻读硕士期间取得的与学位论文相关的研究成果 | 第84-85页 |
