| 致谢 | 第5-7页 |
| 摘要 | 第7-9页 |
| Abstract | 第9-11页 |
| 中英文对照缩略词表 | 第12-19页 |
| 第1章 绪论 | 第19-45页 |
| 1.1 研究背景与意义 | 第19-23页 |
| 1.2 时序容错技术研究现状 | 第23-41页 |
| 1.2.1 系统级容错技术 | 第23-31页 |
| 1.2.2 电路级容错技术 | 第31-39页 |
| 1.2.3 其他容错技术 | 第39-41页 |
| 1.3 本文的研究基础 | 第41页 |
| 1.4 本文的研究内容和组织架构 | 第41-45页 |
| 1.4.1 主要研究内容 | 第42-43页 |
| 1.4.2 本文组织结构 | 第43-45页 |
| 第2章 基于指令执行特征的错误预测与纠正方法研究 | 第45-58页 |
| 2.1 时序错误预测技术研究现状 | 第46-49页 |
| 2.2 关键路径时序错误指令的执行特征研究 | 第49-51页 |
| 2.3 基于指令执行特征的错误预测与纠正方法 | 第51-57页 |
| 2.3.1 设计理念 | 第51-53页 |
| 2.3.2 PDAP技术实现架构图 | 第53-54页 |
| 2.3.3 时序错误纠正方法 | 第54-55页 |
| 2.3.4 实验与分析 | 第55-57页 |
| 2.4 本章小结 | 第57-58页 |
| 第3章 面向宽电压应用的容错时钟门控单元设计研究 | 第58-96页 |
| 3.1 容错时钟门控单元研究现状 | 第59-62页 |
| 3.2 时钟门控单元的时序分布特征分析 | 第62-65页 |
| 3.3 不同的时钟门控技术在容错系统中的适配性分析 | 第65页 |
| 3.4 轻量级容错时钟门控单元设计 | 第65-85页 |
| 3.4.1 设计理念 | 第65-66页 |
| 3.4.2 实现架构图与版图 | 第66-69页 |
| 3.4.3 器件电路特性评估与时序分析 | 第69-76页 |
| 3.4.4 ERICG集成系统和流程 | 第76-78页 |
| 3.4.5 实验与分析 | 第78-84页 |
| 3.4.6 数据对比 | 第84-85页 |
| 3.5 低电压增强的通用容错时钟门控单元设计 | 第85-95页 |
| 3.5.1 设计理念 | 第85-86页 |
| 3.5.2 实现架构图和版图 | 第86-89页 |
| 3.5.3 电路特性评估与时序分析 | 第89-91页 |
| 3.5.4 实验与分析 | 第91-95页 |
| 3.6 本章小结 | 第95-96页 |
| 第4章 时钟网络自关断的时序容错簇研究 | 第96-111页 |
| 4.1 带时钟门控策略的低成本容错技术研究现状 | 第97-99页 |
| 4.2 时钟门控技术与容错技术特征相似性研究 | 第99-100页 |
| 4.3 时钟网络自关断的时序容错单元簇设计 | 第100-110页 |
| 4.3.1 设计理念 | 第100页 |
| 4.3.2 电路实现架构图 | 第100-103页 |
| 4.3.3 电路特性评估与时序分析 | 第103-105页 |
| 4.3.4 簇的分组与插入策略 | 第105-107页 |
| 4.3.5 实验与数据分析 | 第107-110页 |
| 4.4 本章小结 | 第110-111页 |
| 第5章 总结与展望 | 第111-115页 |
| 5.1 论文研究工作总结 | 第111-113页 |
| 5.2 研究工作展望 | 第113-115页 |
| 参考文献 | 第115-125页 |
| 攻读学位期间发表/录用的学术论文 | 第125页 |