| 摘要 | 第2-4页 |
| ABSTRACT | 第4页 |
| 第一章 绪论 | 第7-13页 |
| 1.1 引言 | 第7页 |
| 1.2 研究背景 | 第7-8页 |
| 1.3 IP 技术 | 第8-9页 |
| 1.4 典型的芯片设计流程 | 第9-11页 |
| 1.5 硬件描述语言 | 第11页 |
| 1.6 本文工作 | 第11-12页 |
| 1.7 论文安排 | 第12-13页 |
| 第二章 MCU 系统结构分析 | 第13-20页 |
| 2.1 MCU 与ALU 结构 | 第13-17页 |
| 2.1.1 MCU 总体结构 | 第13-15页 |
| 2.1.2 ALU 结构 | 第15-17页 |
| 2.2 系统总线结构 | 第17-20页 |
| 2.2.1 M8051 MCU 总线结构 | 第17-18页 |
| 2.2.2 M8051 MCU 内部系统总线结构设计 | 第18-20页 |
| 第三章 MAC 速度性能分析及算法比较 | 第20-34页 |
| 3.1 MAC 的速度性能分析 | 第20页 |
| 3.2 各种MAC 算法的分析和比较 | 第20-29页 |
| 3.2.1 移位加法算法 | 第20-23页 |
| 3.2.2 Pezaris 算法 | 第23-25页 |
| 3.2.3 Baugh-Wooley 算法 | 第25-26页 |
| 3.2.4 改进型Booth 算法 | 第26-29页 |
| 3.3 加法器的总体结构分析 | 第29-34页 |
| 第四章 MAC 单元设计 | 第34-47页 |
| 4.1 8 位乘加器的总体结构 | 第34-35页 |
| 4.2 Booth 算法公式及符号扩展 | 第35页 |
| 4.3 Booth 编码器及部分积的产生 | 第35-36页 |
| 4.4 乘法器部分积压缩求和设计 | 第36-44页 |
| 4.4.1 部分积的压缩阵列的设计 | 第36-43页 |
| 4.4.2 平方根求和电路 | 第43页 |
| 4.4.3 乘法器的压缩求和过程 | 第43-44页 |
| 4.5 饱和检测和饱和处理器 | 第44-45页 |
| 4.6 8 位乘加器的端口及功能仿真 | 第45-47页 |
| 第五章 MAC 单元的逻辑综合、门级仿真和版图设计 | 第47-56页 |
| 5.1 逻辑综合 | 第47-49页 |
| 5.2 门级仿真 | 第49页 |
| 5.3 布局布线 | 第49-56页 |
| 5.3.1 MAC 单元的布局布线 | 第49-52页 |
| 5.3.2 完成布局布线 | 第52-53页 |
| 5.3.3 底层单元的版图设计 | 第53-56页 |
| 第六章 MAC 核的仿真验证 | 第56-65页 |
| 6.1 仿真验证的方法 | 第56-57页 |
| 6.2 乘加部件的仿真验证 | 第57-58页 |
| 6.2.1 VerilogHDL 描述（test_bench） | 第57页 |
| 6.2.2 机器作为参照 | 第57-58页 |
| 6.2.3 乘加部件模拟验证的内容 | 第58页 |
| 6.3 时序分析仿真与建模 | 第58-64页 |
| 6.3.1 时序路径分析 | 第58-59页 |
| 6.3.2 饱和MAC 电路仿真 | 第59-61页 |
| 6.3.3 饱和MAC 单元的建模 | 第61-62页 |
| 6.3.4 饱和MAC 单元的时序建模 | 第62-63页 |
| 6.3.5 饱和MAC 单元的物理建模 | 第63-64页 |
| 6.4 版图验证 | 第64-65页 |
| 第七章 嵌入MCU 整体验证 | 第65-71页 |
| 7.1 8 位乘加器与MCU 接口寄存器配置 | 第65-66页 |
| 7.2 乘加器嵌入MCU 的验证系统 | 第66-71页 |
| 7.2.1 MCU 特殊功能寄存器的数据装载 | 第67-68页 |
| 7.2.2 乘加器的乘法累加工作方式仿真 | 第68-70页 |
| 7.2.3 乘加器的乘法工作方式仿真 | 第70-71页 |
| 第八章 总结与展望 | 第71-72页 |
| 8.1 总结 | 第71页 |
| 8.2 展望 | 第71-72页 |
| 附录 | 第72-75页 |
| 参考文献 | 第75-78页 |
