基于Wishbone总线的8位MCU的设计和验证
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-11页 |
| 第一章 绪论 | 第11-18页 |
| ·课题目的和意义 | 第11-12页 |
| ·国内外发展现状 | 第12-16页 |
| ·MCU 的发展历程 | 第12-15页 |
| ·MCU 的发展趋势 | 第15-16页 |
| ·本文的研究内容 | 第16-17页 |
| ·本文的结构 | 第17-18页 |
| 第二章 MCU 架构设计 | 第18-29页 |
| ·MCU 硬件结构设计 | 第18-27页 |
| ·内核选择 | 第18-19页 |
| ·片上总线选择 | 第19-27页 |
| ·MCU 软件结构设计 | 第27-28页 |
| ·WISHBONE 总线的部分地址译码 | 第28-29页 |
| 第三章 MCU 内核设计 | 第29-44页 |
| ·体系结构和指令集选择 | 第29页 |
| ·指令流程和流水线 | 第29-30页 |
| ·核心模块的设计 | 第30-37页 |
| ·程序WISHBONE 逻辑模块 | 第31-33页 |
| ·数据WISHBONE 逻辑模块 | 第33-35页 |
| ·表锁存器模块 | 第35-36页 |
| ·指令译码和控制模块 | 第36-37页 |
| ·ALU 模块 | 第37页 |
| ·8×8 硬件乘法器模块 | 第37页 |
| ·指令格式和指令集 | 第37-43页 |
| ·端口信号和顶层模块图 | 第43-44页 |
| 第四章 MCU 外设设计 | 第44-60页 |
| ·GPIO 核的设计 | 第44-45页 |
| ·内部寄存器 | 第44页 |
| ·端口信号和顶层模块图 | 第44-45页 |
| ·SPI 核的设计 | 第45-50页 |
| ·SPI 传输过程 | 第45-46页 |
| ·内部寄存器 | 第46-49页 |
| ·SPI 核整体结构框图 | 第49页 |
| ·端口信号和顶层模块图 | 第49-50页 |
| ·I~2C 核的设计 | 第50-58页 |
| ·I~2C 传输过程 | 第51页 |
| ·时钟同步和仲裁 | 第51-53页 |
| ·时钟同步 | 第51-52页 |
| ·仲裁 | 第52-53页 |
| ·内部寄存器 | 第53-55页 |
| ·I~2C 核整体结构框图 | 第55-57页 |
| ·端口信号和顶层模块图 | 第57-58页 |
| ·WISHBONE–AHB 总线桥接器的设计 | 第58-60页 |
| ·端口信号和顶层模块图 | 第58-60页 |
| 第五章 逻辑综合 | 第60-70页 |
| ·逻辑综合流程 | 第60-61页 |
| ·设计环境 | 第61-63页 |
| ·设计约束 | 第63-66页 |
| ·设计规则约束 | 第63-64页 |
| ·设计优化约束 | 第64-66页 |
| ·特殊路径约束 | 第66页 |
| ·系统逻辑综合 | 第66-70页 |
| 第六章 静态时序分析 | 第70-80页 |
| ·静态时序分析与传统动态仿真的比较 | 第70页 |
| ·静态时序分析的工作原理 | 第70-71页 |
| ·静态时序分析的输入数据 | 第71-75页 |
| ·常用静态时序分析命令 | 第75-76页 |
| ·静态时序分析流程和分析方式 | 第76-77页 |
| ·系统静态时序分析 | 第77-80页 |
| 第七章 系统验证 | 第80-91页 |
| ·验证的定义 | 第80-81页 |
| ·主要验证技术 | 第81-83页 |
| ·功能仿真 | 第81-82页 |
| ·静态时序分析 | 第82-83页 |
| ·形式验证 | 第83页 |
| ·系统仿真策略 | 第83-91页 |
| ·功能仿真 | 第83-89页 |
| ·FPGA 原型验证 | 第89-91页 |
| 第八章 总结与展望 | 第91-93页 |
| 参考文献 | 第93-97页 |
| 致谢 | 第97-98页 |
| 在学期间的研究成果及发表的学术论文 | 第98页 |
