| 摘要 | 第1-5页 |
| Abstract | 第5-6页 |
| 第一章 引言 | 第6-9页 |
| ·研究背景 | 第6-7页 |
| ·研究对象 | 第7-8页 |
| ·论文的主要工作 | 第8页 |
| ·论文的章节安排 | 第8-9页 |
| 第二章 频率综合器的基本理论 | 第9-24页 |
| ·锁相环(Phase Locked Loop,PLL)技术及频率综合器 | 第9-10页 |
| ·频率综合器的基本概念 | 第10-11页 |
| ·频率综合器的结构 | 第11-14页 |
| ·整数分频频率综合器的结构 | 第12-13页 |
| ·分数分频频率综合器的结构 | 第13-14页 |
| ·频率综合器的线性模型 | 第14-17页 |
| ·一阶低通滤波器环路分析 | 第15-16页 |
| ·二阶低通滤波器环路分析 | 第16-17页 |
| ·频率综合器的相位噪声模型 | 第17-21页 |
| ·锁相环路各模块相位噪声线性模型 | 第17-19页 |
| ·环路各模块等效输出噪声估计 | 第19-21页 |
| ·环路输出噪声的抑制 | 第21页 |
| ·锁相环路的非理想因素 | 第21-24页 |
| 第三章 △∑调制器 | 第24-36页 |
| ·△∑调制器(Delta-Sigma modulation,DSM) | 第24-32页 |
| ·△∑调制器的等效模型 | 第24-25页 |
| ·一阶△∑调制器 | 第25-26页 |
| ·二阶及高阶△∑调制器 | 第26-28页 |
| ·高性能△∑调制器 | 第28-32页 |
| ·数字△∑调制器 | 第32-33页 |
| ·△∑调制器的杂散及减少杂散的方法 | 第33-35页 |
| ·△∑调制器对频率综合器的影响 | 第35-36页 |
| 第四章 芯片设计及测试结果 | 第36-64页 |
| ·频率综合器的结构及其Matlab行为级模型 | 第36-39页 |
| ·电路模块设计原则及实现 | 第39-55页 |
| ·鉴频鉴相器(PFD) | 第39-41页 |
| ·电荷泵 | 第41-44页 |
| ·压控振荡器 | 第44-47页 |
| ·分频器 | 第47-48页 |
| ·基准与偏置电路 | 第48-50页 |
| ·△∑调制器的设计 | 第50-53页 |
| ·压控振荡器的自适应校准算法 | 第53-55页 |
| ·整体电路设计与仿真 | 第55-58页 |
| ·频率综合器系统 | 第55页 |
| ·整数分频模式仿真结果 | 第55-57页 |
| ·分数分频模式仿真结果 | 第57-58页 |
| ·版图设计 | 第58-60页 |
| ·芯片照片 | 第60页 |
| ·测试方案 | 第60-61页 |
| ·测试结果 | 第61-64页 |
| ·频率综合器功耗测试结果 | 第61页 |
| ·整数分频模式测试结果 | 第61-62页 |
| ·分数分频模式测试结果 | 第62-63页 |
| ·典型应用时CODEC测试结果 | 第63-64页 |
| 第五章 总结 | 第64-65页 |
| ·论文总结 | 第64页 |
| ·未来展望 | 第64-65页 |
| 参考文献 | 第65-68页 |
| 致谢 | 第68-69页 |