DVB-S信道解调解码专用芯片的前端设计
| 中文摘要 | 第1-4页 |
| ABSTRACT | 第4-7页 |
| 第一章 绪论 | 第7-10页 |
| ·数字芯片设计流程简介 | 第7-8页 |
| ·DVB-S信道解码系统 | 第8-9页 |
| ·本文研究内容方法及主要工作 | 第9-10页 |
| 第二章 DVB-S信道解码的硬件实现原理 | 第10-34页 |
| ·总体框图 | 第10-11页 |
| ·12 I~2C控制器模块 | 第11-12页 |
| ·数字解调 | 第12-19页 |
| ·数字解调概述 | 第12-13页 |
| ·时钟恢复环 | 第13-15页 |
| ·匹配滤波器 | 第15-18页 |
| ·载波恢复环 | 第18-19页 |
| ·解相模块 | 第19-21页 |
| ·前向纠错模块（FEC） | 第21-34页 |
| ·前向纠错概述 | 第21页 |
| ·维特比译码 | 第21-24页 |
| ·解交织 | 第24-27页 |
| ·RS解码 | 第27-30页 |
| ·解扰码 | 第30-32页 |
| ·数据格式转换 | 第32-34页 |
| 第三章 RTL仿真与功能验证 | 第34-49页 |
| ·RTL仿真思想概述 | 第34-36页 |
| ·仿真工具的简介 | 第36-37页 |
| ·具体的RTL仿真和波形分析调试 | 第37-49页 |
| ·解调模块RTL仿真 | 第37-42页 |
| ·I~2C模块仿真 | 第42-43页 |
| ·解相仿真波形分析 | 第43页 |
| ·维特比译码模块实现原理及仿真分析 | 第43-44页 |
| ·解交织模块的实现及RTL仿真分析 | 第44-45页 |
| ·RS译码模块的仿真信号分析 | 第45-46页 |
| ·解扰模块的RTL仿真波形分析 | 第46-48页 |
| ·数据格式转换仿真波形 | 第48-49页 |
| 第四章 FPGA综合布线及硬件时序验证 | 第49-58页 |
| ·FPGA硬件时序验证概述 | 第49页 |
| ·FPGA的时钟及约束介绍 | 第49-52页 |
| ·DVB-S系统FPGA实现的代码替换 | 第52-55页 |
| ·DVB-S的FPGA综合及布局布线 | 第55-57页 |
| ·FPGA综合布局布线结果 | 第57-58页 |
| 第五章 ASIC流程简介 | 第58-62页 |
| ·ASIC综合流程 | 第58页 |
| ·ASIC综合内部逻辑IP模块的替换 | 第58-59页 |
| ·可测性设计简介 | 第59-62页 |
| ·内建自测试DFT | 第60页 |
| ·内扫描DFT | 第60-61页 |
| ·边界扫描DFT | 第61-62页 |
| 第六章 总结 | 第62-63页 |
| 参考文献 | 第63-64页 |
| 发表论文和参加科研情况说明 | 第64-65页 |
| 致谢 | 第65页 |
