| 摘要 | 第1-10页 |
| 第一章 引言 | 第10-13页 |
| ·课题的技术背景与动因 | 第10-12页 |
| ·本文的内容及章节安排 | 第12-13页 |
| 第二章 可测试性设计方法综述 | 第13-33页 |
| ·故障模型和故障模拟 | 第13页 |
| ·可测试性度量和测试产生 | 第13-14页 |
| ·可测试性设计 | 第14-25页 |
| ·内部扫描设计 | 第15-18页 |
| ·存储器测试 | 第18-20页 |
| ·逻辑内建自测试 | 第20-21页 |
| ·测试点插入 | 第21-23页 |
| ·边界扫描设计 | 第23-25页 |
| ·可测试性设计的一些热点问题 | 第25-31页 |
| ·时延测试 | 第25-28页 |
| ·处理器的软件自测试 | 第28页 |
| ·GALS 处理器的测试 | 第28-30页 |
| ·存储器的内建自修复 | 第30页 |
| ·对模拟/混合电路的测试 | 第30-31页 |
| ·控制测试成本 | 第31页 |
| ·小结 | 第31-33页 |
| 第三章 一款高性能通用处理器芯片的可测试性设计 | 第33-46页 |
| ·总体框架结构 | 第33-34页 |
| ·扫描设计 | 第34-35页 |
| ·存储器内建自测试 | 第35-36页 |
| ·测试向量产生 | 第36-41页 |
| ·对多时钟域的处理 | 第37页 |
| ·对内嵌式存储器的处理 | 第37-38页 |
| ·固定型故障测试 | 第38-39页 |
| ·时延测试 | 第39-40页 |
| ·通路时延故障 | 第39-40页 |
| ·跳变故障 | 第40页 |
| ·IDDQ 测试 | 第40-41页 |
| ·测试向量个数的压缩 | 第41页 |
| ·边界扫描设计 | 第41-43页 |
| ·与主流的处理器的比较 | 第43-44页 |
| ·小结 | 第44-46页 |
| 第四章 基于组合电路的测试压缩方法 | 第46-61页 |
| ·研究测试压缩技术的意义 | 第46页 |
| ·测试压缩技术的研究现状 | 第46-53页 |
| ·基本原理 | 第46-47页 |
| ·测试压缩与ATPG | 第47-48页 |
| ·已经提出的方法 | 第48-53页 |
| ·基于已有编码方法的压缩技术 | 第48-49页 |
| ·基于线性扩展的压缩技术 | 第49-52页 |
| ·基于非线性扩展的压缩技术 | 第52-53页 |
| ·一种基于组合电路的解压缩电路设计方法 | 第53-59页 |
| ·扫描切片的兼容 | 第53-55页 |
| ·压缩率分析 | 第55-56页 |
| ·面积开销 | 第56页 |
| ·解压缩电路自动综合方法 | 第56-57页 |
| ·实验结果与分析 | 第57-59页 |
| ·小结 | 第59-61页 |
| 第五章 广播式测试压缩技术在一款高性能处理器IP 核上的应用 | 第61-67页 |
| ·广播式扫描结构的应用 | 第61-65页 |
| ·实验一 | 第62-63页 |
| ·实验二 | 第63-65页 |
| ·商业测试压缩工具 | 第65-66页 |
| ·小结 | 第66-67页 |
| 第六章 结束语 | 第67-70页 |
| ·主要工作 | 第67-69页 |
| ·本文在高性能通用处理器芯片的DFT 设计中所做的工作 | 第67-68页 |
| ·本文针对测试压缩技术的研究工作 | 第68-69页 |
| ·今后工作的设想 | 第69-70页 |
| 参考文献 | 第70-75页 |
| 致谢 | 第75-76页 |
| 作者简历 | 第76页 |