低抖动延迟锁相环的研究
摘要 | 第5-6页 |
ABSTRACT | 第6-7页 |
第一章 绪论 | 第15-21页 |
1.1 课题研究背景 | 第15-18页 |
1.2 课题研究现状 | 第18-20页 |
1.3 本课题的设计目标及工作内容 | 第20-21页 |
第二章 锁相技术理论 | 第21-37页 |
2.1 DLL环路理论 | 第21-34页 |
2.1.1 DLL的工作原理 | 第21-25页 |
2.1.2 DLL的环路分析 | 第25-30页 |
2.1.3 DLL延时范围的限制 | 第30-32页 |
2.1.4 DLL的结构 | 第32-34页 |
2.2 PLL环路理论 | 第34-35页 |
2.2.1 PLL基本原理 | 第34页 |
2.2.2 PLL的频率响应 | 第34-35页 |
2.3 DLL与PLL的比较 | 第35-36页 |
2.4 本章小节 | 第36-37页 |
第三章 DLL的相位噪声和抖动 | 第37-54页 |
3.1 抖动和相位噪声的定义 | 第37-40页 |
3.1.1 抖动的定义 | 第37-39页 |
3.1.2 相位噪声的定义 | 第39-40页 |
3.2 相位抖动的分类 | 第40-43页 |
3.2.1 确定性抖动 | 第40-42页 |
3.2.2 随机抖动 | 第42页 |
3.2.3 相位抖动的计算 | 第42-43页 |
3.3 DLL各模块的噪声传递函数 | 第43-45页 |
3.3.1 输入噪声的传递函数 | 第43页 |
3.3.2 鉴相器和电荷泵的噪声传递函数 | 第43-44页 |
3.3.3 环路滤波器的噪声传递函数 | 第44页 |
3.3.4 压控延迟线的噪声传递函数 | 第44-45页 |
3.3.5 总的输出相位噪声 | 第45页 |
3.4 VCDL的输出抖动 | 第45-53页 |
3.4.1 热噪声引起的输出抖动 | 第46-51页 |
3.4.2 本课题中的VCDL的抖动分析 | 第51-53页 |
3.5 本章小节 | 第53-54页 |
第四章 DLL电路设计与改进 | 第54-106页 |
4.1 鉴相器 | 第54-64页 |
4.1.1 乘法器鉴相器 | 第54-56页 |
4.1.2 DFF鉴相器 | 第56-57页 |
4.1.3 Alexander鉴相器 | 第57-58页 |
4.1.4 RS锁存器鉴相器 | 第58-59页 |
4.1.5 鉴频鉴相器 | 第59-61页 |
4.1.6 PFD的设计 | 第61-64页 |
4.2 压控延迟线 | 第64-79页 |
4.2.1 延时单元的基本结构 | 第64-65页 |
4.2.2 延时单元的设计 | 第65-70页 |
4.2.3 偏置电路的设计 | 第70-73页 |
4.2.4 压控延迟线的仿真 | 第73-79页 |
4.3 电荷泵 | 第79-84页 |
4.3.1 电荷泵的非理想效应 | 第79-81页 |
4.3.2 电荷泵的电路结构 | 第81-83页 |
4.3.3 电荷泵的仿真 | 第83-84页 |
4.4 保护电路 | 第84-90页 |
4.4.1 初始化电路 | 第84-86页 |
4.4.2 错锁保护电路 | 第86-90页 |
4.5 环路参数的确定 | 第90-93页 |
4.6 DLL整体仿真和指标验证 | 第93-104页 |
4.6.1 DLL@1.25GHz的仿真和验证 | 第94-99页 |
4.6.2 DLL@625MHz的仿真和验证 | 第99-103页 |
4.6.3 DLL仿真总结 | 第103-104页 |
4.7 降低抖动的理论分析 | 第104-105页 |
4.8 本章小节 | 第105-106页 |
第五章 DLL版图设计与后仿真 | 第106-115页 |
5.1 DLL版图设计 | 第106-107页 |
5.2 DLL@1.25GHz后仿真结果 | 第107-110页 |
5.3 DLL@625MHz后仿真结果 | 第110-113页 |
5.4 DLL后仿真总结 | 第113-114页 |
5.5 本章小节 | 第114-115页 |
第六章 总结与展望 | 第115-117页 |
6.1 总结 | 第115-116页 |
6.2 存在的不足与展望 | 第116-117页 |
致谢 | 第117-118页 |
参考文献 | 第118-122页 |
攻硕期间取得的研究成果 | 第122-123页 |