| 摘 要 | 第2-3页 |
| Abstract | 第3页 |
| 第一章 绪论 | 第6-10页 |
| 1.1 信号完整性问题提出的背景与意义 | 第6页 |
| 1.2 国内外研究现状 | 第6-7页 |
| 1.3 主板设计背景 | 第7-8页 |
| 1.4 论文的主要工作与安排 | 第8-10页 |
| 第二章 高速数字系统中信号完整性的理论与分析 | 第10-28页 |
| 2.1 信号驱动器(Drivers) | 第10-11页 |
| 2.2 信号接收器(Receivers) | 第11-13页 |
| 2.3 互连线、传输线理论 | 第13-18页 |
| 2.3.1 各种连接器与传输线 | 第13-16页 |
| 2.3.2 传输线模型 | 第16-17页 |
| 2.3.3 传输线的特性参数 | 第17-18页 |
| 2.4 过冲,下冲 | 第18-19页 |
| 2.5 反射 | 第19-22页 |
| 2.5.1 反射的基本原理分析 | 第20-21页 |
| 2.5.2 多次反射的分析 | 第21-22页 |
| 2.6 串扰 | 第22-26页 |
| 2.6.1 感性耦合 | 第22-23页 |
| 2.6.2 容性耦合 | 第23-24页 |
| 2.6.3 总串扰 | 第24-26页 |
| 2.7 同步开关噪声 | 第26页 |
| 2.8 时序对设计的影响 | 第26-27页 |
| 2.9 小结 | 第27-28页 |
| 第三章 信号完整性仿真方法 | 第28-51页 |
| 3.1 仿真工具的使用 | 第29-30页 |
| 3.2 仿真模型的选取 | 第30-31页 |
| 3.2.1 SPICE模型 | 第30页 |
| 3.2.2 IBIS模型 | 第30页 |
| 3.2.3 Verilog-AMS以及VHDL-AMS模型 | 第30-31页 |
| 3.3 仿真在设计过程中的位置 | 第31-32页 |
| 3.4 端接技术 | 第32-34页 |
| 3.4.1 并行端接 | 第32-34页 |
| 3.4.2 串行端接 | 第34页 |
| 3.5 端接的仿真分析 | 第34-40页 |
| 3.6 阻抗控制实例 | 第40-46页 |
| 3.7 串扰仿真分析 | 第46-50页 |
| 3.8 小结 | 第50-51页 |
| 第四章 主板的设计 | 第51-72页 |
| 4.1 主板的发展历程 | 第51-52页 |
| 4.2 主板的模块介绍 | 第52-55页 |
| 4.2.1 按照不同的功能模块划分 | 第52-54页 |
| 4.2.2 主板的总线结构 | 第54-55页 |
| 4.3 主板的布局 | 第55-59页 |
| 4.4 主板传输线的阻抗控制 | 第59-62页 |
| 4.5 平面层的分割以及保证阻抗的完整平面 | 第62-64页 |
| 4.6 时序控制布线 | 第64-71页 |
| 4.7 小结 | 第71-72页 |
| 第五章 主板设计过程中问题及其处理 | 第72-96页 |
| 5.1 FSB分组等长和DDR分组等长 | 第72-80页 |
| 5.2 各类信号线阻抗、差分对阻抗以及参考平面分割 | 第80-96页 |