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基于噪声整形的逐次逼近模数转换器设计

摘要第5-6页
ABSTRACT第6页
图录第10-13页
表录第13-14页
第一章 绪论第14-20页
    1.1 模数转换器研究背景及意义第14-18页
        1.1.1 ADC 研究目的第14-15页
        1.1.2 ADC 的研究历史和现状第15-18页
    1.2 本文的研究意义和组织结构第18-20页
第二章 ADC 基本知识介绍第20-34页
    2.1 ADC 结构介绍第20-28页
        2.1.1 闪速型(Full-Flash ADC)第20-21页
        2.1.2 流水线型(Pipelined ADC)第21页
        2.1.3 逐次逼近型模数型(SAR ADC)第21-23页
        2.1.4 Sigma-Delta ADC第23-28页
    2.2 ADC 主要指标第28-32页
        2.2.1 过采样率(OSR)第28-30页
        2.2.2 信噪比(SNR)第30页
        2.2.3 有效位(ENOB)第30-31页
        2.2.4 无杂散动态范围(SFDR)第31页
        2.2.5 微分线性度(DNL)、积分线性度(INL)第31页
        2.2.6 品质因数(Figure-of-Merit, FoM)第31-32页
    2.3 频谱测量第32-33页
    2.4 本章小结第33-34页
第三章 基于噪声整形的 SAR ADC 建模第34-46页
    3.1 分段式电容阵列建模及精度校准第34-39页
        3.1.1 单位电容选择第34-35页
        3.1.2 分段式电容结构介绍第35-36页
        3.1.3 桥式电容非理想性校准原理第36-37页
        3.1.4 线性校准仿真验证第37-39页
    3.2 基于噪声整形的 SAR 建模第39-44页
        3.2.1 SAR 和 SDM 共性分析第39-40页
        3.2.2 简单噪声整形 SAR 模型第40-42页
        3.2.3 一般化后的噪声整形 SAR 模型第42-43页
        3.2.4 SAR 中引入一阶、二阶噪声整形仿真第43-44页
    3.3 本章小结第44-46页
第四章 10 比特 160MS/S SAR ADC 电路设计第46-69页
    4.1 系统架构及指标设定第46-47页
    4.2 采样保持电路第47-51页
        4.2.1 采样时钟控制第47-48页
        4.2.2 自举采样电路第48-51页
    4.3 电容阵列及置位方式第51-57页
        4.3.1 传统置位方式第51-52页
        4.3.2 上级板采样的单边单向置位方式第52-54页
        4.3.3 带两位冗余的二段式电容阵列第54-55页
        4.3.4 桥式电容寄生校准第55-57页
    4.4 比较器第57-62页
        4.4.1 比较器时钟控制第57-58页
        4.4.2 预放大运放第58-61页
        4.4.3 动态比较器第61-62页
    4.5 逐次逼近数字逻辑第62-66页
        4.5.1 异步时钟控制第62-63页
        4.5.2 逐次逼近数字逻辑第63-66页
    4.6 整体仿真结果第66-67页
    4.7 本章小结第67-69页
第五章 基于噪声整形的 SAR ADC 电路实现第69-83页
    5.1 开关电容型 SDM第69-70页
    5.2 互不交叠时钟第70-72页
    5.3 积分器中的运算放大器第72-75页
        5.3.1 运放指标设定第72-73页
        5.3.2 运放实现第73-75页
    5.4 四端比较器第75页
    5.5 一阶 SDM 电路实现第75-78页
    5.6 二阶 SDM 电路实现第78-79页
    5.7 基于一阶、二阶噪声整形 SAR 的电路级仿真第79-81页
    5.8 本章小结第81-83页
第六章 结束语第83-85页
    6.1 主要工作与创新点第83-84页
    6.2 后续研究工作第84-85页
参考文献第85-89页
致谢第89-90页
攻读硕士学位期间已发表或录用的论文第90页

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