基于多级保持时间STT-RAM单元的处理器缓存层级设计
| 摘要 | 第9-10页 |
| ABSTRACT | 第10页 |
| 第一章 绪论 | 第11-23页 |
| 1.1 新型非易失存储 | 第11-17页 |
| 1.1.1 铁电随机存取存储器 | 第11-13页 |
| 1.1.2 相变存储器 | 第13-14页 |
| 1.1.3 阻变式随机存取存储器 | 第14-15页 |
| 1.1.4 自旋转移力矩随机存取存储器 | 第15-17页 |
| 1.2 新型非易失性存储性能分析 | 第17-18页 |
| 1.3 相关研究 | 第18-21页 |
| 1.3.1 减少写操作次数 | 第18-19页 |
| 1.3.2 降低写延迟 | 第19页 |
| 1.3.3 混合缓存架构 | 第19-20页 |
| 1.3.4 易失性STT-RAM缓存架构 | 第20-21页 |
| 1.4 主要研究内容 | 第21-22页 |
| 1.5 小结 | 第22-23页 |
| 第二章 磁隧道结基础理论 | 第23-33页 |
| 2.1 物质磁性 | 第23-24页 |
| 2.1.1 电子自旋 | 第23-24页 |
| 2.1.2 磁性系统能量 | 第24页 |
| 2.2 磁阻效应 | 第24-27页 |
| 2.2.1 巨磁阻效应 | 第24-25页 |
| 2.2.2 隧穿磁阻效应 | 第25-27页 |
| 2.3 磁隧道结特性分析 | 第27-32页 |
| 2.3.1 热稳定系数与保持时间 | 第27-30页 |
| 2.3.2 动态特性 | 第30-32页 |
| 2.4 小结 | 第32-33页 |
| 第三章 STT-RAM关键电路及性能分析 | 第33-40页 |
| 3.1 STT-RAM存储单元 | 第33-34页 |
| 3.2 STT-RAM写入和读出电路 | 第34-35页 |
| 3.3 STT-RAM缓存性能模拟 | 第35-39页 |
| 3.3.1 实验平台 | 第36页 |
| 3.3.2 测试结果 | 第36-39页 |
| 3.4 小结 | 第39-40页 |
| 第四章 STT-RAM缓存层级设计 | 第40-52页 |
| 4.1 L1缓存设计 | 第40-45页 |
| 4.1.1 基础刷新电路 | 第40-42页 |
| 4.1.2 刷新电路优化 | 第42-43页 |
| 4.1.3 计数器设计 | 第43-45页 |
| 4.2 较低层级缓存设计 | 第45-51页 |
| 4.2.1 混合缓存架构 | 第45页 |
| 4.2.2 双STT-RAM单元混合L2缓存设计 | 第45-48页 |
| 4.2.3 三STT-RAM单元混合L3缓存设计 | 第48-51页 |
| 4.3 小结 | 第51-52页 |
| 第五章 多保持时间STT-RAM缓存层级仿真测试 | 第52-64页 |
| 5.1 实验平台 | 第52-55页 |
| 5.1.1 模拟器介绍 | 第52-53页 |
| 5.1.2 模拟器配置 | 第53-54页 |
| 5.1.3 测试程序 | 第54页 |
| 5.1.4 实验内容 | 第54-55页 |
| 5.2 易失性STT-RAM L1缓存测试结果 | 第55-58页 |
| 5.3 混合STT-RAM L2缓存测试结果 | 第58-60页 |
| 5.4 混合STT-RAM L3缓存测试结果 | 第60-63页 |
| 5.5 小结 | 第63-64页 |
| 第六章 结束语 | 第64-66页 |
| 6.1 工作总结 | 第64-65页 |
| 6.2 工作展望 | 第65-66页 |
| 致谢 | 第66-67页 |
| 参考文献 | 第67-70页 |
| 作者在学期间取得的学术成果 | 第70页 |
