| 摘要 | 第6-7页 |
| Abstract | 第7-8页 |
| 第1章 绪论 | 第11-21页 |
| 1.1 功率半导体器件概述 | 第11-12页 |
| 1.2 功率MOSFET研究现状 | 第12-20页 |
| 1.2.1 功率MOSFET的发展现状 | 第12-17页 |
| 1.2.2 终端耐压技术的发展现状 | 第17-20页 |
| 1.3 本文的主要工作 | 第20-21页 |
| 第2章 功率VDMOS击穿机制 | 第21-32页 |
| 2.1 雪崩击穿原理 | 第21-23页 |
| 2.1.1 碰撞电离系数 | 第21-22页 |
| 2.1.2 雪崩倍增及击穿 | 第22-23页 |
| 2.2 PN结击穿原理 | 第23-29页 |
| 2.2.1 平行平面结击穿 | 第23-25页 |
| 2.2.2 缓变结击穿 | 第25-27页 |
| 2.2.3 柱面击穿 | 第27-29页 |
| 2.3 VDMOS终端基本原理 | 第29-31页 |
| 2.3.1 VDMOS芯片基本结构 | 第29-30页 |
| 2.3.2 VDMOS终端原理 | 第30-31页 |
| 2.4 本章小结 | 第31-32页 |
| 第3章 700V场限环终端设计实现 | 第32-51页 |
| 3.1 仿真工具、VDMOS工艺及元胞设计 | 第32-38页 |
| 3.1.1 Sentaurus TCAD仿真工具介绍 | 第32-33页 |
| 3.1.2 VDMOS工艺介绍 | 第33-37页 |
| 3.1.3 基本参数以及元胞设计 | 第37-38页 |
| 3.2 场限环终端设计仿真 | 第38-46页 |
| 3.2.1 场环终端设计方法 | 第38-43页 |
| 3.2.2 700V场板场环终端设计仿真结果 | 第43-46页 |
| 3.3 沟槽场限环终端设计 | 第46-49页 |
| 3.4 本章小结 | 第49-51页 |
| 第4章 900V JTE和VLD终端设计 | 第51-64页 |
| 4.1 VLD终端设计 | 第51-57页 |
| 4.1.1 VLD基本参数及结构设计 | 第52-53页 |
| 4.1.2 仿真结果 | 第53-57页 |
| 4.2 JTE终端设计 | 第57-62页 |
| 4.2.1 JTE基本参数及结构设计 | 第57页 |
| 4.2.2 JTE结构终端仿真结果 | 第57-60页 |
| 4.2.3 JTE结构终端分析 | 第60-62页 |
| 4.3 本章小结 | 第62-64页 |
| 结论及未来工作 | 第64-65页 |
| 致谢 | 第65-66页 |
| 参考文献 | 第66-71页 |
| 攻读硕士期间发表的论文 | 第71页 |