基于55nm的超高速全数字锁相环电路设计
| 摘要 | 第4-5页 |
| abstract | 第5页 |
| 第一章 绪论 | 第8-12页 |
| 1.1 锁相环的发展史 | 第8-9页 |
| 1.2 锁相环的实用价值和理论意义 | 第9-10页 |
| 1.3 主要的工作和意义 | 第10-11页 |
| 1.3.1 论文的主要工作 | 第10-11页 |
| 1.3.2 论文的意义 | 第11页 |
| 1.4 论文的结构 | 第11-12页 |
| 第二章 锁相环简介 | 第12-16页 |
| 2.1 锁相环的概念、组成及原理 | 第12-15页 |
| 2.1.1 鉴相器 | 第12-13页 |
| 2.1.2 环路滤波器 | 第13-14页 |
| 2.1.3 压控振荡器 | 第14页 |
| 2.1.4 锁相环环路相位模型 | 第14-15页 |
| 2.2 锁相环分类 | 第15-16页 |
| 第三章 全数字锁相环电路模块设计 | 第16-55页 |
| 3.1 数字鉴相器PFD | 第16-25页 |
| 3.1.1 D触发器鉴相器（PFD） | 第16-18页 |
| 3.1.2 本文所设计的鉴频鉴相器电路 | 第18-24页 |
| 3.1.3 本节小结 | 第24-25页 |
| 3.2 时间编码转换器 | 第25-40页 |
| 3.2.1 TDC基本结构及原理 | 第25-28页 |
| 3.2.2 本文所设计TDC | 第28-37页 |
| 3.2.3 设计TDC时所遇问题 | 第37-39页 |
| 3.2.4 本节小结 | 第39-40页 |
| 3.3 数字控制振荡器DCO | 第40-47页 |
| 3.3.1 DCO基本结构 | 第40-41页 |
| 3.3.2 本文所设计DCO | 第41-45页 |
| 3.3.3 本节小结 | 第45-47页 |
| 3.4 数字滤波器Filter | 第47-52页 |
| 3.4.1 本文所设计ADPLL整体电路结构 | 第47-48页 |
| 3.4.2 本文所设计的数字滤波器Filter | 第48-51页 |
| 3.4.3 本节小结 | 第51-52页 |
| 3.5 分频器Divider | 第52-55页 |
| 3.5.1 本文所设计的分频器电路 | 第52-54页 |
| 3.5.2 本节小结 | 第54-55页 |
| 第四章 整体仿真和版图设计 | 第55-61页 |
| 4.1 版图设计 | 第55-57页 |
| 4.2 ADPLL整体电路仿真验证 | 第57-60页 |
| 4.3 本章小结 | 第60-61页 |
| 第五章 总结与展望 | 第61-62页 |
| 参考文献 | 第62-64页 |
| 攻读硕士期间发表的论文 | 第64-65页 |
| 致谢 | 第65-66页 |
