面向FPGA设计及应用的EDA关键技术研究
| 摘要 | 第1-11页 |
| Abstract | 第11-13页 |
| 第一章 绪论 | 第13-27页 |
| ·问题的提出 | 第13-15页 |
| ·集成电路和 FPGA 技术的发展 | 第13-14页 |
| ·FPGA 发展对设计实现及应用所提出的挑战 | 第14-15页 |
| ·课题来源 | 第15页 |
| ·研究现状 | 第15-23页 |
| ·相关研究现状概述 | 第15-17页 |
| ·FPGA 版图自动化设计技术相关研究 | 第17-19页 |
| ·面向可制造性设计的规则化版图设计技术 | 第19-20页 |
| ·FPGA 并行化布线算法研究 | 第20-22页 |
| ·现有研究的不足 | 第22-23页 |
| ·本文的主要工作 | 第23-24页 |
| ·本文的结构 | 第24-27页 |
| 第二章 集成电路及 FPGA 相关理论基础 | 第27-41页 |
| ·集成电路设计实现方法 | 第27-32页 |
| ·集成电路制造工艺基本概念 | 第27-29页 |
| ·集成电路设计流程 | 第29-31页 |
| ·物理设计流程 | 第31-32页 |
| ·FPGA 体系结构 | 第32-39页 |
| ·FPGA 现场可编程技术 | 第32-34页 |
| ·FPGA 逻辑模块结构 | 第34-35页 |
| ·FPGA 可编程布线通道结构 | 第35-39页 |
| ·基于 FPGA 的设计自动化技术 | 第39-40页 |
| ·本章小结 | 第40-41页 |
| 第三章 FPGA 版图自动生成技术优化 | 第41-63页 |
| ·FPGA 版图自动生成流程的改进 | 第41-51页 |
| ·现有版图生成方法的比较 | 第41-42页 |
| ·FPGA 瓦片版图自动生成流程改进 | 第42-51页 |
| ·FPGA 版图的拼接产生 | 第51页 |
| ·基于子网络置换的链接算法 | 第51-61页 |
| ·算法基本定义 | 第51-53页 |
| ·算法基本理论 | 第53-54页 |
| ·基本算法 | 第54-55页 |
| ·基本算法优化 | 第55-59页 |
| ·实验评估 | 第59-61页 |
| ·本章小结 | 第61-63页 |
| 第四章 FPGA 芯片规则化版图设计方法 | 第63-85页 |
| ·微规则性和宏规则性 | 第63-64页 |
| ·规则化版图 | 第64-66页 |
| ·基于规则化版图的 FPGA 设计 | 第66-72页 |
| ·设计栅格 | 第67-69页 |
| ·设计单元 | 第69-72页 |
| ·量化评估方法 | 第72-76页 |
| ·工艺偏差 | 第72-74页 |
| ·失效率 | 第74-75页 |
| ·可印刷性 | 第75-76页 |
| ·实验评估 | 第76-83页 |
| ·实验方法及设置 | 第76-79页 |
| ·工艺偏差及失效率结果 | 第79-82页 |
| ·面积比较结果 | 第82页 |
| ·可印刷性比较结果 | 第82-83页 |
| ·本章小结 | 第83-85页 |
| 第五章 FPGA 布线算法并行化优化 | 第85-103页 |
| ·布线资源图 | 第85-86页 |
| ·基本 PathFinder 算法 | 第86-89页 |
| ·基本算法描述 | 第86-88页 |
| ·并行化可行性研究 | 第88-89页 |
| ·PathFinder 算法并行化设计 | 第89-97页 |
| ·几何划分并行化 | 第89-92页 |
| ·工作者间通信 | 第92-93页 |
| ·几何划分 | 第93-96页 |
| ·负载均衡 | 第96-97页 |
| ·实验评估 | 第97-101页 |
| ·实验设置 | 第97-98页 |
| ·布线结果质量 | 第98页 |
| ·运行时间 | 第98-100页 |
| ·与其它并行算法的比较 | 第100-101页 |
| ·本章小结 | 第101-103页 |
| 第六章 结论与展望 | 第103-107页 |
| ·本文的主要工作和贡献 | 第103-104页 |
| ·研究展望 | 第104-107页 |
| 致谢 | 第107-109页 |
| 参考文献 | 第109-121页 |
| 作者在学期间取得的学术成果 | 第121页 |
