| 摘要 | 第1-5页 |
| Abstract | 第5-6页 |
| 引言 | 第6-7页 |
| 第一章 概述 | 第7-19页 |
| ·静态时序分析的基本概念 | 第7-15页 |
| ·最大延时与最小延时 | 第7页 |
| ·电路延时的计算 | 第7-12页 |
| ·时序分析的约束(Timing Constraint) | 第12-14页 |
| ·锁存器的时序分析 | 第14-15页 |
| ·多模式的时序分析 | 第15-17页 |
| ·时序分析与ASIC流程 | 第17-19页 |
| 第二章 DDR SDRAM的接口设计与时序分析 | 第19-44页 |
| ·简介 | 第19页 |
| ·DDR与SDRAM | 第19-22页 |
| ·SDRAM接口设计的时序分析 | 第22-24页 |
| ·DDR接口设计的时序分析 | 第24-26页 |
| ·DDR时钟反馈电路的时序分析 | 第26-34页 |
| ·使用DLL的DDR接口时序分析 | 第34-41页 |
| ·DQS信号的时序分析 | 第41-44页 |
| 第三章 DFT电路的时序分析 | 第44-49页 |
| ·扫描链电路的时序分析 | 第44-47页 |
| ·全速测试的时钟设计与时序分析 | 第47-49页 |
| 第四章 SoC芯片的时序分析 | 第49-63页 |
| ·时钟电路的设计与时序约束 | 第49-53页 |
| ·时钟电路的设计 | 第49-52页 |
| ·时钟电路的时序约束 | 第52-53页 |
| ·SDRAM存储器的接口电路设计和时序分析 | 第53-56页 |
| ·SDRAM输出电路 | 第54-55页 |
| ·SDRAM输入电路 | 第55-56页 |
| ·DDR存储器接口的电路设计和时序分析 | 第56-60页 |
| ·DDR输出电路 | 第57-58页 |
| ·DDR输入电路 | 第58页 |
| ·DDR DQS信号的时序约束 | 第58-60页 |
| ·多工作模式的时序分析 | 第60-63页 |
| 第五章 数字集成电路的时序优化 | 第63-69页 |
| ·概述 | 第63-64页 |
| ·常用时序优化方法 | 第64-68页 |
| ·Upsize | 第64页 |
| ·Downsize | 第64-65页 |
| ·调整clock skew | 第65-66页 |
| ·Buffer Insertion | 第66-67页 |
| ·Load Isolation | 第67页 |
| ·逻辑优化 | 第67-68页 |
| ·总结 | 第68-69页 |
| 第六章 总结与展望 | 第69-71页 |
| ·工作总结 | 第69-70页 |
| ·可改进之处和未来的展望 | 第70-71页 |
| 参考文献 | 第71-72页 |
| 致谢 | 第72-73页 |