信号采集阵列的桥接系统硬件设计
| 致谢 | 第4-5页 |
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 1 绪论 | 第10-17页 |
| 1.1 课题的背景和意义 | 第10-11页 |
| 1.2 相关研究概述 | 第11-15页 |
| 1.2.1 信号采集阵列发展和现状 | 第11-13页 |
| 1.2.2 QorIQ平台处理器 | 第13-14页 |
| 1.2.3 FPGA技术概述 | 第14-15页 |
| 1.3 课题研究内容和文章组织结构 | 第15-17页 |
| 1.3.1 课题研究内容 | 第15-16页 |
| 1.3.2 文章组织结构 | 第16-17页 |
| 2 系统总体架构 | 第17-26页 |
| 2.1 桥接系统需求分析 | 第18-21页 |
| 2.2 桥接系统硬件整体方案设计 | 第21-25页 |
| 2.2.1 系统总体架构 | 第21-22页 |
| 2.2.2 系统功能模块划分 | 第22-23页 |
| 2.2.3 主要芯片选型 | 第23-25页 |
| 2.3 本章小结 | 第25-26页 |
| 3 系统模块详细设计 | 第26-55页 |
| 3.1 QorIQ平台主处理器模块设计 | 第26-38页 |
| 3.1.1 DDR3 SDRAM接口 | 第27-28页 |
| 3.1.2 以太网接口 | 第28-37页 |
| 3.1.3 Nor Flash模块 | 第37-38页 |
| 3.1.4 调试接口 | 第38页 |
| 3.2 FPGA模块电路设计 | 第38-44页 |
| 3.2.1 PCI-E接口 | 第39-40页 |
| 3.2.2 LVDS数据接口 | 第40-41页 |
| 3.2.3 多通道RS422串口控制 | 第41-43页 |
| 3.2.4 复位控制及上电时序控制 | 第43-44页 |
| 3.3 FPGA模块逻辑功能设计 | 第44-49页 |
| 3.3.1 PCI-E数据收发模块 | 第45-48页 |
| 3.3.2 记录仪模块 | 第48页 |
| 3.3.3 信号处理机模块 | 第48-49页 |
| 3.4 系统时钟设计 | 第49-50页 |
| 3.5 电源模块设计 | 第50-54页 |
| 3.5.1 系统功耗统计 | 第50-51页 |
| 3.5.2 系统供电方案 | 第51-54页 |
| 3.5.3 主处理器上电时序 | 第54页 |
| 3.6 本章小结 | 第54-55页 |
| 4 系统硬件实现 | 第55-65页 |
| 4.1 PCB布局及叠层设计 | 第55-58页 |
| 4.2 PCB布线及仿真 | 第58-63页 |
| 4.2.1 PCB布线规则 | 第58-60页 |
| 4.2.2 DDR3 SDRAM布线和仿真 | 第60-63页 |
| 4.3 系统PCB设计结果 | 第63-64页 |
| 4.4 本章小结 | 第64-65页 |
| 5 系统测试 | 第65-83页 |
| 5.1 系统硬件调试 | 第65-66页 |
| 5.2 电源测试 | 第66-69页 |
| 5.3 时钟及关键信号测试 | 第69-73页 |
| 5.4 系统功能测试 | 第73-81页 |
| 5.4.1 以太网性能测试 | 第74-76页 |
| 5.4.2 LVDS接口测试 | 第76-78页 |
| 5.4.3 串口功能测试 | 第78-80页 |
| 5.4.4 处理器性能测试 | 第80-81页 |
| 5.5 系统功耗测试 | 第81-82页 |
| 5.6 本章小结 | 第82-83页 |
| 6 总结与展望 | 第83-85页 |
| 6.1 总结 | 第83-84页 |
| 6.2 展望 | 第84-85页 |
| 参考文献 | 第85-89页 |
| 作者简历 | 第89页 |
