面向深度学习的FPGA硬件加速平台的研究
| 摘要 | 第4-5页 |
| abstract | 第5-6页 |
| 第一章 绪论 | 第9-17页 |
| 1.1 课题研究背景与意义 | 第9-10页 |
| 1.2 国内外研究现状与发展趋势 | 第10-14页 |
| 1.3 主要工作及贡献 | 第14-15页 |
| 1.4 论文的研究内容和组织结构 | 第15-17页 |
| 第二章 相关技术基础 | 第17-25页 |
| 2.1 深度学习基础理论 | 第17-20页 |
| 2.1.1 人工神经元模型 | 第17-19页 |
| 2.1.2 神经网络 | 第19-20页 |
| 2.2 FPGA概述 | 第20-21页 |
| 2.3 硬件加速技术简介 | 第21-24页 |
| 2.3.1 GPU加速 | 第21-22页 |
| 2.3.2 FPGA加速 | 第22-23页 |
| 2.3.3 ASIC加速 | 第23-24页 |
| 2.4 本章小结 | 第24-25页 |
| 第三章 基于FPGA的OpenCL编程模型 | 第25-34页 |
| 3.1 OpenCL基础 | 第25-30页 |
| 3.1.1 OpenCL平台模型 | 第26页 |
| 3.1.2 OpenCL执行模型 | 第26-28页 |
| 3.1.3 OpenCL存储模型 | 第28-30页 |
| 3.2 基于FPGA的OpenCL编程流程 | 第30-31页 |
| 3.3 基于FPGA的OpenCL编程优化 | 第31-33页 |
| 3.4 本章小结 | 第33-34页 |
| 第四章 循环神经网络加速方案设计 | 第34-44页 |
| 4.1 循环神经网络模型推导 | 第34-38页 |
| 4.2 循环神经网络并行加速方案 | 第38-40页 |
| 4.3 循环神经网络加速系统架构设计 | 第40-43页 |
| 4.4 本章小结 | 第43-44页 |
| 第五章 卷积神经网络加速方案设计 | 第44-59页 |
| 5.1 卷积神经网络基本理论与分析 | 第44-52页 |
| 5.1.1 卷积神经网络基本部件 | 第44-48页 |
| 5.1.2 卷积神经网络模型推导 | 第48-52页 |
| 5.1.2.1 推理阶段 | 第48-50页 |
| 5.1.2.2 训练阶段 | 第50-52页 |
| 5.2 卷积神经网络通用加速系统架构设计 | 第52-55页 |
| 5.3 基于通道的卷积神经网络加速方案 | 第55-58页 |
| 5.4 本章小结 | 第58-59页 |
| 第六章 深度学习算法加速方案实现与结果 | 第59-83页 |
| 6.1 FPGA硬件加速平台介绍 | 第59-61页 |
| 6.1.1 硬件平台介绍 | 第59-60页 |
| 6.1.2 软件平台介绍 | 第60-61页 |
| 6.2 循环神经网络加速方案实验 | 第61-68页 |
| 6.2.1 实验方案 | 第61页 |
| 6.2.2 内核程序设计 | 第61-67页 |
| 6.2.2.1 推理阶段内核程序设计 | 第61-63页 |
| 6.2.2.2 训练阶段内核程序设计 | 第63-67页 |
| 6.2.3 循环神经网络加速方案实验结果 | 第67-68页 |
| 6.3 卷积神经网络加速方案实验 | 第68-82页 |
| 6.3.1 实验方案 | 第68-70页 |
| 6.3.2 通用内核程序设计 | 第70-78页 |
| 6.3.2.1 推理阶段内核程序设计 | 第71-74页 |
| 6.3.2.2 训练阶段内核程序设计 | 第74-78页 |
| 6.3.3 卷积神经网络加速方案实验结果 | 第78-82页 |
| 6.4 本章小结 | 第82-83页 |
| 第七章 总结与展望 | 第83-84页 |
| 致谢 | 第84-85页 |
| 参考文献 | 第85-89页 |
| 攻读硕士学位期间取得的成果 | 第89页 |
