| 摘要 | 第4-5页 |
| abstract | 第5页 |
| 第一章 绪论 | 第8-16页 |
| 1.1 频率合成器及PLL的简述 | 第8-9页 |
| 1.2 课题背景及发展现状 | 第9-12页 |
| 1.3 为什么需要PLL | 第12页 |
| 1.4 本设计中5.8GHZETC系统简介及其载波要求 | 第12-14页 |
| 1.5 文章结构 | 第14-16页 |
| 第二章 PLL组成模块的线性模型及重要性能 | 第16-26页 |
| 2.1 PLL基本模块及原理简介 | 第16页 |
| 2.2 模块原理及线性等效 | 第16-22页 |
| 2.2.1 鉴频鉴相器 | 第17-18页 |
| 2.2.2 电荷泵 | 第18-19页 |
| 2.2.3 环路滤波器(Loopfilter) | 第19-20页 |
| 2.2.4 压控振荡器 | 第20-21页 |
| 2.2.5 分频器(Divider) | 第21-22页 |
| 2.3 PLL重要的性能 | 第22-26页 |
| 2.3.1 相位噪声 | 第22-23页 |
| 2.3.2 时钟毛刺 | 第23-24页 |
| 2.3.3 频率输出范围和频率分辨率 | 第24页 |
| 2.3.4 锁频时间(频率转换时间) | 第24-25页 |
| 2.3.5 PLL芯片的综合性考虑 | 第25-26页 |
| 第三章 PLL的传输函数及性能分析 | 第26-35页 |
| 3.1 Ⅰ型和Ⅱ型PLL的分析 | 第26-27页 |
| 3.1.1 Ⅰ型PLL | 第26页 |
| 3.1.2 Ⅱ型PLL | 第26-27页 |
| 3.2 Ⅱ型三阶PLL的传递函数分析 | 第27-33页 |
| 3.3 PLL的噪声分析 | 第33-35页 |
| 第四章 多模分频器及SIGMA-DELTA调制器 | 第35-41页 |
| 4.1 多模分频器 | 第35-38页 |
| 4.1.1 2/3分频器 | 第35-37页 |
| 4.1.2 多模分频器(32~64)的电路结构 | 第37-38页 |
| 4.2 SIGMA-DELTA调制器(SDM) | 第38-40页 |
| 4.2.1 1阶sigma-delta调制器 | 第38-40页 |
| 4.3 高阶SDM | 第40-41页 |
| 第五章 5.8GHZETC系统的PLL设计 | 第41-55页 |
| 5.1 时钟毛刺的分析 | 第41-44页 |
| 5.2 复位时间可改变的PFD设计 | 第44-45页 |
| 5.3 低失配电流的CP设计 | 第45-46页 |
| 5.4 多调谐范围的VCO设计 | 第46-48页 |
| 5.5 自动频率校准 | 第48-50页 |
| 5.6 版图和后仿真结果 | 第50-55页 |
| 5.6.1 PFD&CP的仿真 | 第50-51页 |
| 5.6.2 VCO仿真 | 第51-53页 |
| 5.6.3 PLL整体版图及瞬态仿真 | 第53-55页 |
| 第六章 测试及结果说明 | 第55-65页 |
| 6.1 测试平台及说明及芯片说明 | 第55-56页 |
| 6.2 相位噪声 | 第56-57页 |
| 6.3 VCO的频率范围 | 第57-58页 |
| 6.4 时钟毛刺 | 第58-59页 |
| 6.5 自动校准时间 | 第59-60页 |
| 6.6 功率消耗 | 第60-61页 |
| 6.7 测试结果及相关说明 | 第61-62页 |
| 6.8 仿真和测试结果的对比及说明 | 第62-64页 |
| 6.9 总结与展望 | 第64-65页 |
| 参考文献 | 第65-69页 |
| 发表论文和科研情况说明 | 第69-70页 |
| 致谢 | 第70页 |