40Gb/s 1:4分接器设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-12页 |
| 1.1 课题背景 | 第8页 |
| 1.2 国内外研究现状 | 第8-10页 |
| 1.3 论文的主要工作 | 第10页 |
| 1.4 论文的组织结构 | 第10-12页 |
| 第2章 分接器基本结构选择 | 第12-18页 |
| 2.1 串行结构分接器 | 第12-13页 |
| 2.2 并行结构分接器 | 第13-15页 |
| 2.3 树形结构分接器 | 第15-16页 |
| 2.4 本文中分接器的设计要求 | 第16页 |
| 2.5 本章小结 | 第16-18页 |
| 第3章 分接器的结构改进和关键点设计 | 第18-26页 |
| 3.1 分接器的结构改进 | 第18-22页 |
| 3.1.1 树形结构分接器分析 | 第18-19页 |
| 3.1.2 方案1树形结构的改进 | 第19-20页 |
| 3.1.3 方案2锁存器结构的改进 | 第20-21页 |
| 3.1.4 树形结构的改进方案小结 | 第21-22页 |
| 3.2 分接器的关键点设计 | 第22-24页 |
| 3.2.1 数据的同步 | 第22-23页 |
| 3.2.2 数据的抖动 | 第23-24页 |
| 3.3 分接器的最终系统方案 | 第24-25页 |
| 3.4 本章小结 | 第25-26页 |
| 第4章 分接器系统的模块电路设计 | 第26-44页 |
| 4.1 CML锁存器设计 | 第26-29页 |
| 4.1.1 传统的CML锁存器 | 第26-27页 |
| 4.1.2 无尾电流源CML锁存器 | 第27-28页 |
| 4.1.3 CML锁存器的前仿真结果 | 第28-29页 |
| 4.2 动态负载锁存器设计 | 第29-30页 |
| 4.2.1 动态负载锁存器 | 第29页 |
| 4.2.2 动态负载锁存器的前仿真结果 | 第29-30页 |
| 4.3 整形电路设计 | 第30-32页 |
| 4.3.1 整形电路结构选择 | 第30-31页 |
| 4.3.2 整形电路仿真结果 | 第31-32页 |
| 4.4 CMOS锁存器设计 | 第32-34页 |
| 4.4.1 CMOS锁存器的结构选择 | 第32-34页 |
| 4.4.2 CMOS锁存器的仿真结果 | 第34页 |
| 4.5 分频器设计 | 第34-37页 |
| 4.5.1 分频器电路设计 | 第34-36页 |
| 4.5.2 分频器电路前仿真结果 | 第36-37页 |
| 4.6 数据延迟电路设计 | 第37页 |
| 4.7 级间和输入输出缓冲设计 | 第37-39页 |
| 4.7.1 分频器输出缓冲设计 | 第37-38页 |
| 4.7.2 分频器输入缓冲设计 | 第38-39页 |
| 4.7.3 输出缓冲电路设计 | 第39页 |
| 4.8 分接器系统前仿真结果 | 第39-44页 |
| 第5章 分接器版图设计和系统后仿真 | 第44-56页 |
| 5.1 版图设计技术 | 第44-48页 |
| 5.1.1 寄生优化设计 | 第44-46页 |
| 5.1.2 匹配设计 | 第46-47页 |
| 5.1.3 可靠性设计 | 第47-48页 |
| 5.2 高速分接器版图设计 | 第48-50页 |
| 5.3 分接器模块和系统后仿真结果 | 第50-54页 |
| 5.3.1 分接器模块电路后仿真结果 | 第50-51页 |
| 5.3.2 分接器系统后仿真结果 | 第51-53页 |
| 5.3.3 小结 | 第53-54页 |
| 5.4 本章小结 | 第54-56页 |
| 第6章 总结与展望 | 第56-58页 |
| 6.1 总结 | 第56页 |
| 6.2 展望 | 第56-58页 |
| 参考文献 | 第58-60页 |
| 致谢 | 第60-62页 |
| 攻读硕士学位期间发表的论文 | 第62页 |
