| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第11-19页 |
| 1.1 课题的研究依据及来源 | 第11-12页 |
| 1.1.1 课题的研究依据 | 第11-12页 |
| 1.1.2 课题的来源 | 第12页 |
| 1.2 智能交通系统的国内外研究现状 | 第12-14页 |
| 1.3 FPGA技术的简介 | 第14-17页 |
| 1.3.1 FPGA的简介 | 第14-15页 |
| 1.3.2 FPGA芯片的内部结构 | 第15-16页 |
| 1.3.3 FPGA的发展方向 | 第16-17页 |
| 1.4 本文的结构安排 | 第17-19页 |
| 第二章 控制系统总体方案设计及算法设计 | 第19-37页 |
| 2.1 需求分析 | 第19-20页 |
| 2.2 系统总体设计方案 | 第20-21页 |
| 2.3 车流量检测算法的设计 | 第21-31页 |
| 2.3.1 常见车流量检测算法 | 第21-26页 |
| 2.3.2 车流量检测算法的视频图像预处理 | 第26-29页 |
| 2.3.3 车流量检测算法的实现 | 第29-31页 |
| 2.4 模糊控制算法的设计 | 第31-36页 |
| 2.4.1 模糊控制的简介 | 第32-33页 |
| 2.4.2 模糊控制的优点 | 第33-34页 |
| 2.4.3 模糊控制算法的实现 | 第34-36页 |
| 2.5 本章小结 | 第36-37页 |
| 第三章 硬件系统选型及电路设计 | 第37-48页 |
| 3.1 硬件选型的基本原则 | 第37-38页 |
| 3.2 硬件控制系统关键参数计算 | 第38页 |
| 3.2.1 缓冲图像容量大小计算 | 第38页 |
| 3.3 硬件系统选型 | 第38-43页 |
| 3.3.1 主控芯片选型 | 第39-40页 |
| 3.3.2 缓冲模块选型 | 第40-43页 |
| 3.3.2.1 三种缓冲结构对比 | 第41页 |
| 3.3.2.2 SDRAM乒乓结构原理 | 第41-42页 |
| 3.3.2.3 SDRAM芯片选型 | 第42-43页 |
| 3.4 硬件电路设计 | 第43-47页 |
| 3.4.1 FPGA外围电路 | 第43-44页 |
| 3.4.1.1 时钟电路 | 第43-44页 |
| 3.4.1.2 配置下载电路 | 第44页 |
| 3.4.2 SDRAM缓冲电路 | 第44-46页 |
| 3.4.2.1 HY57V641620结构 | 第45页 |
| 3.4.2.2 HY57V641620接口电路 | 第45-46页 |
| 3.4.3 电源电路 | 第46-47页 |
| 3.4.4 交通灯硬件电路 | 第47页 |
| 3.5 本章小结 | 第47-48页 |
| 第四章 基于VERILOG的FPGA模块化程序设计 | 第48-57页 |
| 4.1 VERILOG语言简介 | 第48-49页 |
| 4.2 顶层模块 | 第49-50页 |
| 4.3 时钟模块 | 第50-51页 |
| 4.4 SDRAM乒乓缓冲模块 | 第51-52页 |
| 4.5 车流量检测模块 | 第52-54页 |
| 4.6 车流量统计模块 | 第54-55页 |
| 4.7 信号灯控制模块 | 第55-56页 |
| 4.8 本章小结 | 第56-57页 |
| 第五章 控制系统的功能仿真及测试结果 | 第57-72页 |
| 5.1 软件简介 | 第57-60页 |
| 5.1.1 Quartus II软件的简介 | 第57-58页 |
| 5.1.2 ModelSim软件的简介 | 第58-60页 |
| 5.2 顶层模块仿真 | 第60页 |
| 5.3 时钟模块仿真 | 第60-61页 |
| 5.4 SDRAM乒乓缓冲模块仿真 | 第61-64页 |
| 5.5 车流量检测模块仿真 | 第64-65页 |
| 5.6 车流量统计模块仿真 | 第65-67页 |
| 5.7 信号灯控制模块仿真 | 第67-69页 |
| 5.8 测试结果分析 | 第69-71页 |
| 5.8.1 车流量统计的测试结果 | 第70页 |
| 5.8.2 信号灯控制的测试结果 | 第70-71页 |
| 5.9 本章小结 | 第71-72页 |
| 第六章 总结及展望 | 第72-74页 |
| 6.1 总结 | 第72-73页 |
| 6.2 展望 | 第73-74页 |
| 致谢 | 第74-75页 |
| 参考文献 | 第75-78页 |