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基于时序容错的近阈值高能效处理器研究

致谢第5-6页
摘要第6-8页
ABSTRACT第8-9页
1 绪论第17-41页
    1.1 研究背景与意义第17-18页
    1.2 近阈值能效优势与设计挑战第18-22页
        1.2.1 近阈值能效优势分析第18-20页
        1.2.2 近阈值设计挑战第20-22页
    1.3 偏差来源分析与特征分类第22-24页
    1.4 抵抗性能偏差技术研究现状第24-37页
        1.4.1 静态抗偏差技术第24-28页
        1.4.2 基于时序预测的动态抗偏差技术第28-32页
        1.4.3 基于时序容错的动态抗偏差技术第32-37页
    1.5 论文的技术路线与研究基础第37-39页
        1.5.1 技术路线第37-39页
        1.5.2 研究基础第39页
    1.6 论文的研究内容与组织架构第39-41页
2 基于亚稳态免疫的时序容错寄存器电路研究第41-63页
    2.1 引言第41-42页
    2.2 时序容错寄存器的关键问题分析第42-46页
        2.2.1 时序检错第42页
        2.2.2 时序纠错第42-46页
    2.3 基于亚稳态免疫的时序容错寄存器电路设计第46-49页
    2.4 基于亚稳态免疫的时序容错寄存器系统设计第49-50页
    2.5 实现细节与实验结果第50-61页
        2.5.1 寄存器级评估第50-53页
        2.5.2 实验平台和实现细节第53-55页
        2.5.3 与传统设计方法的能效对比第55-58页
        2.5.4 不同基准测试程序的能效评估第58-59页
        2.5.5 与其他时序容错技术的比较第59-61页
    2.6 本章小结第61-63页
3 基于指令层面架构状态跟踪的时序纠错机制研究第63-95页
    3.1 引言第63-64页
        3.1.1 时序纠错机制的限制分析第63-64页
        3.1.2 本章贡献第64页
    3.2 处理器指令集架构的两个本征特征提取第64-67页
        3.2.1 处理器中寄存器的类别特征第64-66页
        3.2.2 指令层面架构寄存器的更新特征第66页
        3.2.3 小结第66-67页
    3.3 基于指令层面架构状态跟踪的时序纠错机制第67-78页
        3.3.1 核心思想概述第67-69页
        3.3.2 设计方案第69-74页
        3.3.3 时序约束第74-75页
        3.3.4 适用性第75-78页
    3.4 处理器平台和实现细节第78-82页
    3.5 实验结果第82-93页
        3.5.1 实验平台第82-84页
        3.5.2 能效收益第84-87页
        3.5.3 不同基准测试程序的能效评估第87页
        3.5.4 第一个时序错误点之后的能效分析第87-90页
        3.5.5 与其他时序纠错机制的比较第90-93页
    3.6 本章小结第93-95页
4 基于动态多层次过滤的时序容错框架研究第95-115页
    4.1 引言第95页
    4.2 相关研究回顾第95-98页
        4.2.1 短路径时序约束问题第95-97页
        4.2.2 纠错性能损失问题第97-98页
    4.3 时序错误特征提取第98-102页
        4.3.1 瞬态时序错误第98-100页
        4.3.2 重复时序错误第100页
        4.3.3 短路径时序错误第100-102页
    4.4 基于动态多层次过滤的时序容错框架第102-105页
    4.5 实现细节与实验结果第105-112页
        4.5.1 实验平台第105-107页
        4.5.2 与传统设计方法相比的能效收益第107-109页
        4.5.3 不同基准测试程序的能效评估第109-110页
        4.5.4 与其他技术的纠错性能损失对比评估第110-112页
        4.5.5 与其他技术的短路径修复开销对比第112页
    4.6 本章小结第112-115页
5 总结与展望第115-119页
    5.1 论文研究工作总结第115-116页
    5.2 今后工作展望第116-119页
参考文献第119-129页
攻读学位期间发表/录用的学术论文第129页

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