| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第1章 绪论 | 第9-16页 |
| 1.1 信道编码基本定理及发展简介 | 第9-10页 |
| 1.2 信道容量及模型 | 第10-13页 |
| 1.2.1 信息的度量及信道容量 | 第10-11页 |
| 1.2.2 信道模型 | 第11-13页 |
| 1.3 LDPC码发展现状 | 第13-14页 |
| 1.4 LDPC码译码算法的硬件实现及研究 | 第14页 |
| 1.5 论文主要工作及安排 | 第14-16页 |
| 第2章 LDPC码简介 | 第16-25页 |
| 2.1 线性分组码定义 | 第16-17页 |
| 2.2 LDPC码的基本概念 | 第17-19页 |
| 2.2.1 LDPC码的基本定义 | 第17-18页 |
| 2.2.2 LDPC码的Tanner图表示 | 第18-19页 |
| 2.3 QC-LDPC码 | 第19-24页 |
| 2.3.1 QC-LDPC码定义 | 第19页 |
| 2.3.2 IEEE 802.16e标准下的QC-LDPC码 | 第19-22页 |
| 2.3.3 QC-LDPC码性能分析 | 第22-24页 |
| 2.4 本章小结 | 第24-25页 |
| 第3章 LDPC码译码算法 | 第25-33页 |
| 3.1 基于硬判决的译码算法 | 第25-26页 |
| 3.2 基于软判决的译码算法 | 第26-31页 |
| 3.2.1 置信传播算法概念简介 | 第26-29页 |
| 3.2.2 概率BP译码算法 | 第29-30页 |
| 3.2.3 LLR BP译码算法 | 第30-31页 |
| 3.3 性能仿真 | 第31-32页 |
| 3.4 本章小结 | 第32-33页 |
| 第4章 基于LLR-BP译码算法的量化研究 | 第33-44页 |
| 4.1 信号量化 | 第33-35页 |
| 4.1.1 量化背景及原理 | 第33页 |
| 4.1.2 量化方式 | 第33-35页 |
| 4.2 LLR-BP译码算法中的信号量化 | 第35-43页 |
| 4.2.1 输入信号量化 | 第35-39页 |
| 4.2.2 中间变量的量化处理 | 第39-43页 |
| 4.3 本章小结 | 第43-44页 |
| 第5章 基于FPGA的LDPC码译码器实现 | 第44-66页 |
| 5.1 LDPC码译码器整体结构设计 | 第44-50页 |
| 5.1.1 LDPC码整体结构 | 第44-46页 |
| 5.1.2 校验矩阵的实现存储以及具体的数据传输 | 第46-47页 |
| 5.1.3 LDPC码译码器数据处理模式选择 | 第47-50页 |
| 5.2 LDPC码译码器核心模块结构设计 | 第50-57页 |
| 5.2.1 存储器模块设计 | 第50-51页 |
| 5.2.2 变量节点模块设计 | 第51-53页 |
| 5.2.3 校验节点模块设计 | 第53-55页 |
| 5.2.4 控制模块设计 | 第55-56页 |
| 5.2.5 硬判决模块设计 | 第56-57页 |
| 5.2.6 设计优化 | 第57页 |
| 5.3 仿真分析 | 第57-64页 |
| 5.3.1 输入信号模块仿真 | 第57-58页 |
| 5.3.2 变量节点模块仿真 | 第58-59页 |
| 5.3.3 校验节点模块仿真 | 第59-60页 |
| 5.3.4 控制模块仿真 | 第60页 |
| 5.3.5 硬判决模块仿真 | 第60-61页 |
| 5.3.6 译码模块仿真 | 第61-62页 |
| 5.3.7 顶层模块仿真 | 第62-64页 |
| 5.3.8 硬件消耗 | 第64页 |
| 5.4 本章小结 | 第64-66页 |
| 第6章 总结与展望 | 第66-68页 |
| 参考文献 | 第68-71页 |
| 致谢 | 第71-72页 |
| 攻读学位期间参加的科研项目和成果 | 第72页 |